JPH065832B2 - 受信同期回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はシリアルデータ伝送システムにおける受信同期
回路に関するものである。

（従来の技術） 第２図は従来のこの種の受信同期回路を示すもので、図
中、１はラッチ、２は同期ビットカウンタ、３はメモ
リ、４はデータビットカウンタ、５は制御回路である。

ラッチ１は、受信データａをこれに同期した受信クロッ
クｂによりラッチし、ラッチ出力ｃを出力する。

同期ビットカウンタ２は、制御信号ｄ又は制御信号ｉに
より受信データの各フレームの最初に位置する同期ビッ
ト列のビット数がプリセットされ、受信クロックｂをク
ロックとしてダウンカウントを開始し、そのカウント値
ｅを出力するとともに、カウント結果が「０になると制
御信号ｆを出力し、カウントを停止する。

メモリ３は、前記カウント値ｅをアドレスとして受信デ
ータａ中の正しい（正規の）同期ビット列を記憶してお
り、ここで同期ビット列の全ビット数をＮとすると、前
記カウント値ｅ＝Ｎ，Ｎ−１，Ｎ−２，……１に対応し
て、前記正規の同期ビット列の第Ｍ（＝Ｎ−ｅ＋１）ビ
ット目の同期ビットｇを出力する。

データビットカウンタ４は、制御信号ｆにより各フレー
ムの同期ビット列に続くデータビット列のビット数がプ
リセットされ、受信クロックｂをクロックとしてダウン
カウントを開始し、カウント結果が「０」になると制御
信号ｄを出力し、カウントを停止するとともに、カウン
ト開始から停止まで、データビットの受信中であること
を示すステータス信号ｈをハイ（Ｈ）レベルにする。

制御回路５は、ステータス信号ｈがロー（Ｌ）レベルの
時、ラッチ出力ｃが同期ビットであるとして正規の同期
ビットｇと比較し、ステータス信号ｈがハイレベルの
時、ラッチ出力ｃがデータビットであるとして格納する
機能と、前記比較において、受信した同期ビット列と正
規の同期ビット列とが一致した時は同期正常と判定し、
また、予め定められたシーケンス回数、例えば１０回連
続して同期正常と判定し得た時は同期確立とし、さらに
また、不一致のビットを検出した時は同期異常と判定し
て、制御信号ｉを出力する機能を有する。

このような受信同期回路を用いたシリアルデータ伝送シ
ステムをおいては、送信側は通信開始の際、同期を確立
するためのデータとして、同期ビット列のパターンと一
致しないパターンのみからなるデータビット列を含むデ
ータ、例えば同期ビット列が「“０，０”」の２ビット
であるとすると、「全て“１”」のデータビット列を含
むデータを所定数、例えば前記シーケンス回数の１．５
〜２倍程度の数だけ送出する。

前記受信同期回路において、前記同期確立用のデータを
受信データａとして受信している際、同期ビット列中の
ビットに誤りが発生すると、制御回路５は前述したよう
に同期異常を検出し、制御信号ｉにより同期ビットカウ
ンタ２に同期ビット列のビット数をプリセットし、再
度、カウントを開始させ、同期異常を検出したビットの
次のビットからラッチ出力ｃと正規の同期ビットｇとの
比較を行なわせるが、この場合、次のビット同期ビット
列のパターンと一致しないパターンのみからなるデータ
ビット列中のビットであるから一致せず、その後、受信
データａ中の次のフレームの同期ビット列に至って一致
し、以後、前述したような動作が繰返され、同期の確立
が判定される。

また、送信側は前述した同期確立用のデータを所定数送
出すると、その後は実際に伝送すべき情報を有するデー
タビット列を含むデータの送出を開始し、また一方、前
記受信同期回路は一旦、同期が確立した後も前記同様に
して同期検出を実行する。

（発明が解決しようとする問題点） ところで、シリアルデータ伝送システムにおいては、同
期ビット列とデータビット列とを合わせた１フレームの
全ビット数に占めるデータビット列のビット数の比率を
上げ、データの転送効率を高めるために同期ビット列の
ビット数を１ビットから数ビット程度とすることが多い
ため、実際に伝送すべき情報を有するデータビット例中
には、同期ビット列と同一パターンのビットが高い確率
で含まれていた。

従って、前記受信同期回路において、同期確立用のデー
タにより同期が確立し、実際に伝送すべき情報を有する
データビット列を含むデータを受信している際、同期ビ
ット列中のビットに誤りが発生すると、前記同様に同期
異常を検出したビットの次のビットのラッチ出力ｃと正
規の同期ビットｇとを比較するが、該同期異常を検出し
た同期ビット列と次のフレームの同期ビット列との間の
データビット列中の一部のビット列が正規の同期ビット
列ｇと一致してしまう場合があった。

第３図は前述した同期異常が発生した状態における各部
の信号波形を示すもので、ここでは同期ビット列を
「０，０」の２ビットとしている。

この時、制御回路５は該データビット列中の一部のビッ
ト列を正しい同期ビット列と判定してしまうため、以後
の同期検出がこのビット列を基準として、データビット
列中のビット列において行なわれることになり、結局、
再び同期異常を検出することになる。

このように従来の回路では、一旦、同期が確立した後で
あっても、同期ビット列のビットに誤りが発生すると、
前記所定のシーケンス回数のフレーム受信時間で再び同
期を確立することができず、安定したデータ伝送が困難
になるという問題点があった。

本発明は前記問題点を除去し、同期ビット列のビットに
誤りが発生しても、所定のシーケンス回数のフレーム受
信時間で高い効率をもって同期を確立し得る受信同期回
路を提供することを目的とする。

（問題点を解決するための手段） 本発明では、前記問題点を解決するため、予め定められ
たビット数の同期ビット列及びこれに続く予め定められ
たビット数のデータビット列を１フレームとし各フレー
ムが途切れなく連続する受信データ中の前記同期ビット
列の各ビットと、予めメモリに記憶され前記受信データ
に同期した受信クロックを前記同期ビット列のビット数
分カウントするカウンタのカウント値に応じて該メモリ
より読み出される正規の同期ビット列の各ビットとを逐
次比較し、一致しない時は前記カウンタを初期状態に戻
して前記比較を繰返す受信同期回路において、誤りビッ
トから該誤りビットを含む同期ビット列及びこれに続く
データビット列からなるフレームの最終ビットまでのビ
ット数を算出する手段と、前記誤りビットから該誤りビ
ットを含む同期ビット列及びこれに続くデータビット列
からなるフレームの最終ビットまでのビット数分の受信
クロックを計数する手段とを設け、同期確立後に受信し
た同期ビット列中のビットに誤りを検出した場合、前記
計数が終了してから前記カウンタを初期状態に戻すよう
になした。

（作用） 本発明によれば、同期ビット列中に誤りが発生した場
合、誤りビットから該誤りビットを含む同期ビット列及
びこれに続くデータビット列からなるフレームの最終ビ
ットまでのビット数が算出され、このビット数分の受信
クロックがカウントされた後、即ち誤りビットを含む同
期ビット列及びこれに続くデータビット列からなるフレ
ームのビット列が全て終了した後、カウンタが初期状態
となり、次のフレームの同期ビット列と正規の同期ビッ
ト列との比較が行なわれる。

（実施例） 第１図は本発明の受信同期回路の一実施例を示すもの
で、図中、従来例と同一構成部分は同一符号をもって表
わす。即ち、１はラッチ、２は同期ビットカウンタ、３
はメモリ、４はデータビットカウンタ、６はレジスタ、
７は加算器、８は誤りビットカウンタ、９は制御回路で
ある。

レジスタ６は受信データａ中のデータビット列のビット
数ｊを格納している。また、加算器７は制御信号ｋが出
力されると、同期ビットカウンタ２のカウント値ｅと前
記データビット列のビット数ｊとを加算し、その値ｌを
出力する。

誤りビットカウンタ８は制御信号ｋが出力されると、前
記加算値ｌをプリセットし、受信クロックｂをクロック
としてダウンカウントを開始するとともに、カウント開
始から停止までの間、ハイレベルの制御信号ｍを出力す
る。

制御回路９は前記制御回路５の機能に加えて、同期異常
を検出した時、それ以前に同期が確立していなければ制
御信号ｉを出力し、同期が確立していれば制御信号ｋを
出力する機能と、制御信号ｍがハイレベルの間、動作を
停止し、該制御信号ｍがハイレベルからローレベルに変
化した時、制御信号ｉを出力する機能とを有する。

前記構成において、同期が確立した後、同期ビット列の
ビットに誤りが発生すると、制御回路９は制御信号ｋを
出力する。加算器７は前記制御信号ｋを受けて、前述し
たように同期ビットカウンタ２のカウント値ｅとデータ
ビット列のビット数ｊとを加算し、その値ｌを出力す
る。

ここで、同期ビットカウンタ２は、前述したように制御
信号ｄ又はｉによりプリセットされた同期ビット列のビ
ット数を、受信クロックｂをクロックとしてダウンカウ
ントするものであるから、そのカウント値ｅは同期ビッ
ト列中の残りのビット数を表すことになる。従って、ビ
ット誤りが発生した時点におけるカウント値ｅとデータ
ビット列のビット数ｊとを加算した値ｌは、誤りビット
から該誤りビットを含む同期ビット列及びこれに続くデ
ータビット列からなるフレームの最終ビットまでのビッ
ト数となる。

また、誤りビットカウンタ８は前記制御信号ｋを受け
て、加算器７の出力値ｌをプリセットするとともに、ダ
ウンカウントを開始し、さらに制御信号ｍをハイレベル
にする。

制御回路９は前記制御信号ｍがローレベルになるまで、
即ち誤りビットを含む同期ビット列及びこれに続くデー
タビット列からなるフレームが終了し、その次のフレー
ムの同期ビット列の先頭ビットがラッチ１にラッチされ
るまで待機し、該制御信号ｍがローレベルになると制御
信号ｉを出力し、これによって、予め定められた同期ビ
ット列のビット数を同期ビットカウンタ２にプリセット
し、カウントを開始させ、メモリ３より正規の同期ビッ
ト列の先頭ビットを出力させる。

従って、同期異常を検出した同期ビット列、即ち誤りビ
ットを含む同期ビット列及びこれに続くデータビット列
からなるフレームの次のフレームの同期ビット列の先頭
ビットから、正規の同期ビット列との比較を行なわせる
ことができる。

第４図は本回路において、同期確立後に同期異常が発生
した場合の各部の波形の一例を示すものである。

（発明の効果） 以上説明したように本発明によれば、同期確立後に同期
異常が発生してもデータビット列中のビットを同期ビッ
ト列と誤認識することがなく、常に各フレームの同期ビ
ット列のみを正規の同期ビット列と比較できるから、該
同期ビット列のビットに誤りが発生しても予め定められ
たシーケンス回数のフレーム受信時間で高い確立をもっ
て再び同期を確立でき、安定したデータ伝送を実現でき
るという効果がある。

【図面の簡単な説明】

第１図は本発明の受信同期回路の一実施例を示す構成
図、第２図は従来の受信同期回路の一例を示す構成図、
第３図は第２図の回路の各部の信号波形の一例を示す
図、第４図は第１図の回路の各部の信号波形の一例を示
す図である。 １…ラッチ、２…同期ビットカウンタ、３…メモリ、４
…データビットカウンタ、６…レジスタ、７…加算器、
８…誤りビットカウンタ、９…制御回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】予め定められたビット数の同期ビット列及
   びこれに続く予め定められたビット数のデータビット列
   を１フレームとし各フレームが途切れなく連続する受信
   データ中の前記同期ビット列の各ビットと、予めメモリ
   に記憶され前記受信データに同期した受信クロックを前
   記同期ビット列のビット数分カウントするカウンタのカ
   ウント値に応じて該メモリより読み出される正規の同期
   ビット列の各ビットとを逐次比較し、一致しない時は前
   記カウンタを初期状態に戻して前記比較を繰返す受信同
   期回路において、 誤りビットから該誤りビットを含むフレームの最終ビッ
   トまでのビット数を算出する手段と、 前記誤りビットから該誤りビットを含むフレームの最終
   ビットまでのビット数分の受信クロックを計数する手段
   とを設け、 同期確立後に受信した同期ビット列中のビットに誤りを
   検出した場合、前記計数が終了してから前記カウンタを
   初期状態に戻すようになした ことを特徴とする受信同期回路。