JPH065832B2 - 受信同期回路 - Google Patents
受信同期回路Info
- Publication number
- JPH065832B2 JPH065832B2 JP62146969A JP14696987A JPH065832B2 JP H065832 B2 JPH065832 B2 JP H065832B2 JP 62146969 A JP62146969 A JP 62146969A JP 14696987 A JP14696987 A JP 14696987A JP H065832 B2 JPH065832 B2 JP H065832B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- synchronization
- bit string
- data
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 (産業上の利用分野) 本発明はシリアルデータ伝送システムにおける受信同期
回路に関するものである。
回路に関するものである。
(従来の技術) 第2図は従来のこの種の受信同期回路を示すもので、図
中、1はラッチ、2は同期ビットカウンタ、3はメモ
リ、4はデータビットカウンタ、5は制御回路である。
中、1はラッチ、2は同期ビットカウンタ、3はメモ
リ、4はデータビットカウンタ、5は制御回路である。
ラッチ1は、受信データaをこれに同期した受信クロッ
クbによりラッチし、ラッチ出力cを出力する。
クbによりラッチし、ラッチ出力cを出力する。
同期ビットカウンタ2は、制御信号d又は制御信号iに
より受信データの各フレームの最初に位置する同期ビッ
ト列のビット数がプリセットされ、受信クロックbをク
ロックとしてダウンカウントを開始し、そのカウント値
eを出力するとともに、カウント結果が「0になると制
御信号fを出力し、カウントを停止する。
より受信データの各フレームの最初に位置する同期ビッ
ト列のビット数がプリセットされ、受信クロックbをク
ロックとしてダウンカウントを開始し、そのカウント値
eを出力するとともに、カウント結果が「0になると制
御信号fを出力し、カウントを停止する。
メモリ3は、前記カウント値eをアドレスとして受信デ
ータa中の正しい(正規の)同期ビット列を記憶してお
り、ここで同期ビット列の全ビット数をNとすると、前
記カウント値e=N,N−1,N−2,……1に対応し
て、前記正規の同期ビット列の第M(=N−e+1)ビ
ット目の同期ビットgを出力する。
ータa中の正しい(正規の)同期ビット列を記憶してお
り、ここで同期ビット列の全ビット数をNとすると、前
記カウント値e=N,N−1,N−2,……1に対応し
て、前記正規の同期ビット列の第M(=N−e+1)ビ
ット目の同期ビットgを出力する。
データビットカウンタ4は、制御信号fにより各フレー
ムの同期ビット列に続くデータビット列のビット数がプ
リセットされ、受信クロックbをクロックとしてダウン
カウントを開始し、カウント結果が「0」になると制御
信号dを出力し、カウントを停止するとともに、カウン
ト開始から停止まで、データビットの受信中であること
を示すステータス信号hをハイ(H)レベルにする。
ムの同期ビット列に続くデータビット列のビット数がプ
リセットされ、受信クロックbをクロックとしてダウン
カウントを開始し、カウント結果が「0」になると制御
信号dを出力し、カウントを停止するとともに、カウン
ト開始から停止まで、データビットの受信中であること
を示すステータス信号hをハイ(H)レベルにする。
制御回路5は、ステータス信号hがロー(L)レベルの
時、ラッチ出力cが同期ビットであるとして正規の同期
ビットgと比較し、ステータス信号hがハイレベルの
時、ラッチ出力cがデータビットであるとして格納する
機能と、前記比較において、受信した同期ビット列と正
規の同期ビット列とが一致した時は同期正常と判定し、
また、予め定められたシーケンス回数、例えば10回連
続して同期正常と判定し得た時は同期確立とし、さらに
また、不一致のビットを検出した時は同期異常と判定し
て、制御信号iを出力する機能を有する。
時、ラッチ出力cが同期ビットであるとして正規の同期
ビットgと比較し、ステータス信号hがハイレベルの
時、ラッチ出力cがデータビットであるとして格納する
機能と、前記比較において、受信した同期ビット列と正
規の同期ビット列とが一致した時は同期正常と判定し、
また、予め定められたシーケンス回数、例えば10回連
続して同期正常と判定し得た時は同期確立とし、さらに
また、不一致のビットを検出した時は同期異常と判定し
て、制御信号iを出力する機能を有する。
このような受信同期回路を用いたシリアルデータ伝送シ
ステムをおいては、送信側は通信開始の際、同期を確立
するためのデータとして、同期ビット列のパターンと一
致しないパターンのみからなるデータビット列を含むデ
ータ、例えば同期ビット列が「“0,0”」の2ビット
であるとすると、「全て“1”」のデータビット列を含
むデータを所定数、例えば前記シーケンス回数の1.5
〜2倍程度の数だけ送出する。
ステムをおいては、送信側は通信開始の際、同期を確立
するためのデータとして、同期ビット列のパターンと一
致しないパターンのみからなるデータビット列を含むデ
ータ、例えば同期ビット列が「“0,0”」の2ビット
であるとすると、「全て“1”」のデータビット列を含
むデータを所定数、例えば前記シーケンス回数の1.5
〜2倍程度の数だけ送出する。
前記受信同期回路において、前記同期確立用のデータを
受信データaとして受信している際、同期ビット列中の
ビットに誤りが発生すると、制御回路5は前述したよう
に同期異常を検出し、制御信号iにより同期ビットカウ
ンタ2に同期ビット列のビット数をプリセットし、再
度、カウントを開始させ、同期異常を検出したビットの
次のビットからラッチ出力cと正規の同期ビットgとの
比較を行なわせるが、この場合、次のビット同期ビット
列のパターンと一致しないパターンのみからなるデータ
ビット列中のビットであるから一致せず、その後、受信
データa中の次のフレームの同期ビット列に至って一致
し、以後、前述したような動作が繰返され、同期の確立
が判定される。
受信データaとして受信している際、同期ビット列中の
ビットに誤りが発生すると、制御回路5は前述したよう
に同期異常を検出し、制御信号iにより同期ビットカウ
ンタ2に同期ビット列のビット数をプリセットし、再
度、カウントを開始させ、同期異常を検出したビットの
次のビットからラッチ出力cと正規の同期ビットgとの
比較を行なわせるが、この場合、次のビット同期ビット
列のパターンと一致しないパターンのみからなるデータ
ビット列中のビットであるから一致せず、その後、受信
データa中の次のフレームの同期ビット列に至って一致
し、以後、前述したような動作が繰返され、同期の確立
が判定される。
また、送信側は前述した同期確立用のデータを所定数送
出すると、その後は実際に伝送すべき情報を有するデー
タビット列を含むデータの送出を開始し、また一方、前
記受信同期回路は一旦、同期が確立した後も前記同様に
して同期検出を実行する。
出すると、その後は実際に伝送すべき情報を有するデー
タビット列を含むデータの送出を開始し、また一方、前
記受信同期回路は一旦、同期が確立した後も前記同様に
して同期検出を実行する。
(発明が解決しようとする問題点) ところで、シリアルデータ伝送システムにおいては、同
期ビット列とデータビット列とを合わせた1フレームの
全ビット数に占めるデータビット列のビット数の比率を
上げ、データの転送効率を高めるために同期ビット列の
ビット数を1ビットから数ビット程度とすることが多い
ため、実際に伝送すべき情報を有するデータビット例中
には、同期ビット列と同一パターンのビットが高い確率
で含まれていた。
期ビット列とデータビット列とを合わせた1フレームの
全ビット数に占めるデータビット列のビット数の比率を
上げ、データの転送効率を高めるために同期ビット列の
ビット数を1ビットから数ビット程度とすることが多い
ため、実際に伝送すべき情報を有するデータビット例中
には、同期ビット列と同一パターンのビットが高い確率
で含まれていた。
従って、前記受信同期回路において、同期確立用のデー
タにより同期が確立し、実際に伝送すべき情報を有する
データビット列を含むデータを受信している際、同期ビ
ット列中のビットに誤りが発生すると、前記同様に同期
異常を検出したビットの次のビットのラッチ出力cと正
規の同期ビットgとを比較するが、該同期異常を検出し
た同期ビット列と次のフレームの同期ビット列との間の
データビット列中の一部のビット列が正規の同期ビット
列gと一致してしまう場合があった。
タにより同期が確立し、実際に伝送すべき情報を有する
データビット列を含むデータを受信している際、同期ビ
ット列中のビットに誤りが発生すると、前記同様に同期
異常を検出したビットの次のビットのラッチ出力cと正
規の同期ビットgとを比較するが、該同期異常を検出し
た同期ビット列と次のフレームの同期ビット列との間の
データビット列中の一部のビット列が正規の同期ビット
列gと一致してしまう場合があった。
第3図は前述した同期異常が発生した状態における各部
の信号波形を示すもので、ここでは同期ビット列を
「0,0」の2ビットとしている。
の信号波形を示すもので、ここでは同期ビット列を
「0,0」の2ビットとしている。
この時、制御回路5は該データビット列中の一部のビッ
ト列を正しい同期ビット列と判定してしまうため、以後
の同期検出がこのビット列を基準として、データビット
列中のビット列において行なわれることになり、結局、
再び同期異常を検出することになる。
ト列を正しい同期ビット列と判定してしまうため、以後
の同期検出がこのビット列を基準として、データビット
列中のビット列において行なわれることになり、結局、
再び同期異常を検出することになる。
このように従来の回路では、一旦、同期が確立した後で
あっても、同期ビット列のビットに誤りが発生すると、
前記所定のシーケンス回数のフレーム受信時間で再び同
期を確立することができず、安定したデータ伝送が困難
になるという問題点があった。
あっても、同期ビット列のビットに誤りが発生すると、
前記所定のシーケンス回数のフレーム受信時間で再び同
期を確立することができず、安定したデータ伝送が困難
になるという問題点があった。
本発明は前記問題点を除去し、同期ビット列のビットに
誤りが発生しても、所定のシーケンス回数のフレーム受
信時間で高い効率をもって同期を確立し得る受信同期回
路を提供することを目的とする。
誤りが発生しても、所定のシーケンス回数のフレーム受
信時間で高い効率をもって同期を確立し得る受信同期回
路を提供することを目的とする。
(問題点を解決するための手段) 本発明では、前記問題点を解決するため、予め定められ
たビット数の同期ビット列及びこれに続く予め定められ
たビット数のデータビット列を1フレームとし各フレー
ムが途切れなく連続する受信データ中の前記同期ビット
列の各ビットと、予めメモリに記憶され前記受信データ
に同期した受信クロックを前記同期ビット列のビット数
分カウントするカウンタのカウント値に応じて該メモリ
より読み出される正規の同期ビット列の各ビットとを逐
次比較し、一致しない時は前記カウンタを初期状態に戻
して前記比較を繰返す受信同期回路において、誤りビッ
トから該誤りビットを含む同期ビット列及びこれに続く
データビット列からなるフレームの最終ビットまでのビ
ット数を算出する手段と、前記誤りビットから該誤りビ
ットを含む同期ビット列及びこれに続くデータビット列
からなるフレームの最終ビットまでのビット数分の受信
クロックを計数する手段とを設け、同期確立後に受信し
た同期ビット列中のビットに誤りを検出した場合、前記
計数が終了してから前記カウンタを初期状態に戻すよう
になした。
たビット数の同期ビット列及びこれに続く予め定められ
たビット数のデータビット列を1フレームとし各フレー
ムが途切れなく連続する受信データ中の前記同期ビット
列の各ビットと、予めメモリに記憶され前記受信データ
に同期した受信クロックを前記同期ビット列のビット数
分カウントするカウンタのカウント値に応じて該メモリ
より読み出される正規の同期ビット列の各ビットとを逐
次比較し、一致しない時は前記カウンタを初期状態に戻
して前記比較を繰返す受信同期回路において、誤りビッ
トから該誤りビットを含む同期ビット列及びこれに続く
データビット列からなるフレームの最終ビットまでのビ
ット数を算出する手段と、前記誤りビットから該誤りビ
ットを含む同期ビット列及びこれに続くデータビット列
からなるフレームの最終ビットまでのビット数分の受信
クロックを計数する手段とを設け、同期確立後に受信し
た同期ビット列中のビットに誤りを検出した場合、前記
計数が終了してから前記カウンタを初期状態に戻すよう
になした。
(作用) 本発明によれば、同期ビット列中に誤りが発生した場
合、誤りビットから該誤りビットを含む同期ビット列及
びこれに続くデータビット列からなるフレームの最終ビ
ットまでのビット数が算出され、このビット数分の受信
クロックがカウントされた後、即ち誤りビットを含む同
期ビット列及びこれに続くデータビット列からなるフレ
ームのビット列が全て終了した後、カウンタが初期状態
となり、次のフレームの同期ビット列と正規の同期ビッ
ト列との比較が行なわれる。
合、誤りビットから該誤りビットを含む同期ビット列及
びこれに続くデータビット列からなるフレームの最終ビ
ットまでのビット数が算出され、このビット数分の受信
クロックがカウントされた後、即ち誤りビットを含む同
期ビット列及びこれに続くデータビット列からなるフレ
ームのビット列が全て終了した後、カウンタが初期状態
となり、次のフレームの同期ビット列と正規の同期ビッ
ト列との比較が行なわれる。
(実施例) 第1図は本発明の受信同期回路の一実施例を示すもの
で、図中、従来例と同一構成部分は同一符号をもって表
わす。即ち、1はラッチ、2は同期ビットカウンタ、3
はメモリ、4はデータビットカウンタ、6はレジスタ、
7は加算器、8は誤りビットカウンタ、9は制御回路で
ある。
で、図中、従来例と同一構成部分は同一符号をもって表
わす。即ち、1はラッチ、2は同期ビットカウンタ、3
はメモリ、4はデータビットカウンタ、6はレジスタ、
7は加算器、8は誤りビットカウンタ、9は制御回路で
ある。
レジスタ6は受信データa中のデータビット列のビット
数jを格納している。また、加算器7は制御信号kが出
力されると、同期ビットカウンタ2のカウント値eと前
記データビット列のビット数jとを加算し、その値lを
出力する。
数jを格納している。また、加算器7は制御信号kが出
力されると、同期ビットカウンタ2のカウント値eと前
記データビット列のビット数jとを加算し、その値lを
出力する。
誤りビットカウンタ8は制御信号kが出力されると、前
記加算値lをプリセットし、受信クロックbをクロック
としてダウンカウントを開始するとともに、カウント開
始から停止までの間、ハイレベルの制御信号mを出力す
る。
記加算値lをプリセットし、受信クロックbをクロック
としてダウンカウントを開始するとともに、カウント開
始から停止までの間、ハイレベルの制御信号mを出力す
る。
制御回路9は前記制御回路5の機能に加えて、同期異常
を検出した時、それ以前に同期が確立していなければ制
御信号iを出力し、同期が確立していれば制御信号kを
出力する機能と、制御信号mがハイレベルの間、動作を
停止し、該制御信号mがハイレベルからローレベルに変
化した時、制御信号iを出力する機能とを有する。
を検出した時、それ以前に同期が確立していなければ制
御信号iを出力し、同期が確立していれば制御信号kを
出力する機能と、制御信号mがハイレベルの間、動作を
停止し、該制御信号mがハイレベルからローレベルに変
化した時、制御信号iを出力する機能とを有する。
前記構成において、同期が確立した後、同期ビット列の
ビットに誤りが発生すると、制御回路9は制御信号kを
出力する。加算器7は前記制御信号kを受けて、前述し
たように同期ビットカウンタ2のカウント値eとデータ
ビット列のビット数jとを加算し、その値lを出力す
る。
ビットに誤りが発生すると、制御回路9は制御信号kを
出力する。加算器7は前記制御信号kを受けて、前述し
たように同期ビットカウンタ2のカウント値eとデータ
ビット列のビット数jとを加算し、その値lを出力す
る。
ここで、同期ビットカウンタ2は、前述したように制御
信号d又はiによりプリセットされた同期ビット列のビ
ット数を、受信クロックbをクロックとしてダウンカウ
ントするものであるから、そのカウント値eは同期ビッ
ト列中の残りのビット数を表すことになる。従って、ビ
ット誤りが発生した時点におけるカウント値eとデータ
ビット列のビット数jとを加算した値lは、誤りビット
から該誤りビットを含む同期ビット列及びこれに続くデ
ータビット列からなるフレームの最終ビットまでのビッ
ト数となる。
信号d又はiによりプリセットされた同期ビット列のビ
ット数を、受信クロックbをクロックとしてダウンカウ
ントするものであるから、そのカウント値eは同期ビッ
ト列中の残りのビット数を表すことになる。従って、ビ
ット誤りが発生した時点におけるカウント値eとデータ
ビット列のビット数jとを加算した値lは、誤りビット
から該誤りビットを含む同期ビット列及びこれに続くデ
ータビット列からなるフレームの最終ビットまでのビッ
ト数となる。
また、誤りビットカウンタ8は前記制御信号kを受け
て、加算器7の出力値lをプリセットするとともに、ダ
ウンカウントを開始し、さらに制御信号mをハイレベル
にする。
て、加算器7の出力値lをプリセットするとともに、ダ
ウンカウントを開始し、さらに制御信号mをハイレベル
にする。
制御回路9は前記制御信号mがローレベルになるまで、
即ち誤りビットを含む同期ビット列及びこれに続くデー
タビット列からなるフレームが終了し、その次のフレー
ムの同期ビット列の先頭ビットがラッチ1にラッチされ
るまで待機し、該制御信号mがローレベルになると制御
信号iを出力し、これによって、予め定められた同期ビ
ット列のビット数を同期ビットカウンタ2にプリセット
し、カウントを開始させ、メモリ3より正規の同期ビッ
ト列の先頭ビットを出力させる。
即ち誤りビットを含む同期ビット列及びこれに続くデー
タビット列からなるフレームが終了し、その次のフレー
ムの同期ビット列の先頭ビットがラッチ1にラッチされ
るまで待機し、該制御信号mがローレベルになると制御
信号iを出力し、これによって、予め定められた同期ビ
ット列のビット数を同期ビットカウンタ2にプリセット
し、カウントを開始させ、メモリ3より正規の同期ビッ
ト列の先頭ビットを出力させる。
従って、同期異常を検出した同期ビット列、即ち誤りビ
ットを含む同期ビット列及びこれに続くデータビット列
からなるフレームの次のフレームの同期ビット列の先頭
ビットから、正規の同期ビット列との比較を行なわせる
ことができる。
ットを含む同期ビット列及びこれに続くデータビット列
からなるフレームの次のフレームの同期ビット列の先頭
ビットから、正規の同期ビット列との比較を行なわせる
ことができる。
第4図は本回路において、同期確立後に同期異常が発生
した場合の各部の波形の一例を示すものである。
した場合の各部の波形の一例を示すものである。
(発明の効果) 以上説明したように本発明によれば、同期確立後に同期
異常が発生してもデータビット列中のビットを同期ビッ
ト列と誤認識することがなく、常に各フレームの同期ビ
ット列のみを正規の同期ビット列と比較できるから、該
同期ビット列のビットに誤りが発生しても予め定められ
たシーケンス回数のフレーム受信時間で高い確立をもっ
て再び同期を確立でき、安定したデータ伝送を実現でき
るという効果がある。
異常が発生してもデータビット列中のビットを同期ビッ
ト列と誤認識することがなく、常に各フレームの同期ビ
ット列のみを正規の同期ビット列と比較できるから、該
同期ビット列のビットに誤りが発生しても予め定められ
たシーケンス回数のフレーム受信時間で高い確立をもっ
て再び同期を確立でき、安定したデータ伝送を実現でき
るという効果がある。
第1図は本発明の受信同期回路の一実施例を示す構成
図、第2図は従来の受信同期回路の一例を示す構成図、
第3図は第2図の回路の各部の信号波形の一例を示す
図、第4図は第1図の回路の各部の信号波形の一例を示
す図である。 1…ラッチ、2…同期ビットカウンタ、3…メモリ、4
…データビットカウンタ、6…レジスタ、7…加算器、
8…誤りビットカウンタ、9…制御回路。
図、第2図は従来の受信同期回路の一例を示す構成図、
第3図は第2図の回路の各部の信号波形の一例を示す
図、第4図は第1図の回路の各部の信号波形の一例を示
す図である。 1…ラッチ、2…同期ビットカウンタ、3…メモリ、4
…データビットカウンタ、6…レジスタ、7…加算器、
8…誤りビットカウンタ、9…制御回路。
Claims (1)
- 【請求項1】予め定められたビット数の同期ビット列及
びこれに続く予め定められたビット数のデータビット列
を1フレームとし各フレームが途切れなく連続する受信
データ中の前記同期ビット列の各ビットと、予めメモリ
に記憶され前記受信データに同期した受信クロックを前
記同期ビット列のビット数分カウントするカウンタのカ
ウント値に応じて該メモリより読み出される正規の同期
ビット列の各ビットとを逐次比較し、一致しない時は前
記カウンタを初期状態に戻して前記比較を繰返す受信同
期回路において、 誤りビットから該誤りビットを含むフレームの最終ビッ
トまでのビット数を算出する手段と、 前記誤りビットから該誤りビットを含むフレームの最終
ビットまでのビット数分の受信クロックを計数する手段
とを設け、 同期確立後に受信した同期ビット列中のビットに誤りを
検出した場合、前記計数が終了してから前記カウンタを
初期状態に戻すようになした ことを特徴とする受信同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62146969A JPH065832B2 (ja) | 1987-06-15 | 1987-06-15 | 受信同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62146969A JPH065832B2 (ja) | 1987-06-15 | 1987-06-15 | 受信同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63311829A JPS63311829A (ja) | 1988-12-20 |
JPH065832B2 true JPH065832B2 (ja) | 1994-01-19 |
Family
ID=15419672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62146969A Expired - Lifetime JPH065832B2 (ja) | 1987-06-15 | 1987-06-15 | 受信同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065832B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03108919A (ja) * | 1989-09-22 | 1991-05-09 | Nec Corp | データ同期装置 |
-
1987
- 1987-06-15 JP JP62146969A patent/JPH065832B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63311829A (ja) | 1988-12-20 |
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