JPH03187542A - 同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【発明の目的〕 （産業上の利用分野） 本発明はｎＢＩＣ符号のＣビット同期回路に関するもの
である。

（従来の技術） 周知のように、伝送符号として多用されているＮＲＺ符
号やＡＭＩ符号は、いずれも場合により、長期に亘って
“０“または“１”のデータバターンが連続する虞れが
あり、タイミング抽出上で問題を生じることがある。そ
こで、従来より０”または“１”のデータパターンが連
続するのを防止するために種々の手段が考えられており
、例えば、ベースバンド伝送では同符号連続抑圧符号が
用いられている。

この同符号連続抑圧符号を用いる方式にはＮＲＺデータ
をＣＭＩ符号に変換する方式等、種々の方式があるが、
その中にｎビットのパラレルデータをｎ＋１ビットのシ
リアルデータに変換し、余った１ビツトに上記ｎビット
中の、特定ビットの補符号を挿入して伝送するものがあ
る。これがｎＢＩＣ符号と呼ばれるものである。

この方式においては、受信側では補符号（Ｃビット）の
位置を検出し、これに同期をとり（Ｃビット同期）、情
報データの再生を行う。

第３図は従来のＣビット同期回路を示すものであり、Ｄ
フリップフロップ１および排他的論理和回路（ＥＸ−Ｏ
Ｒ）　２およびｎ＋１ビットカウンタ３、同期回路４、
ＡＮＤゲート５にて構成されている。

ｎＢＩＣ符号とそれに同期したクロック信号をＣビット
同期回路のデータ端子ＤＡＴＡおよびクロック端子ＣＬ
Ｋに入力すると、ｎＢＩＣ符号のデータはＤフリップフ
ロップ１のＤ入力端子に入力され、クロック信号はＤフ
リップフロップ１のクロック入力端子ＣＫに入力される
。そして、ｎＢＩＣ符号のデータはＤフリップフロップ
１で１ビツトシフトされて入力されることになる。

一方、排他的論理和回路（ＥＸ−ＯＲ）　２には前記Ｃ
ビット同期回路のデータ端子ＤＡＴＡに入力されたｎＢ
ＩＣ符号データと、Ｄフリップフロップ１のＱ出力端子
出力が入力され、両者の排他的論理和をとるので、排他
的論理和回路（ＥＸ−ＯＲ）　２の出力端子からはＣビ
ット位置に応じたパルスが得られることになる。また、
ｎ＋１ビットカウンタ３には前記クロック信号がＡＮＤ
ゲート５を介して入力され、ｎ＋１ビットカウンタ３の
出力は同期回路４に入力される。同期回路４には排他的
論理和回路（ＥＸ−ＯＲ）　２の出力も入力される。そ
して、同期回路４はこれらを用いてＣビット位置とｎ＋
１ビットカウンタ３の出力を比較する。

Ｃビット位置とｎ＋１ビットカウンタ３の出力が一致し
ていない場合は同期回路４はＡＮＤゲート５を１ビツト
分、禁止し、ｎ＋１ビットカウンタ３にクロック信号が
入力されないようにして、カウンタ３の出力を１ビツト
ずらすようにする。

これをＣビット位置とｎ＋１ビットカウンタ３の出力が
一致するまで繰り返すことにより、Ｃビット同期がかか
る。

しかしながら、上記装置ではｎ＋１ビットカウンタ３の
カウント値が固定のため、１８類のｎＢＩＣ符号にしか
使用できないと云う不具合があった。また、何種類かの
ｎＢＩＣ符号、例えば、８ＢＩＣとか、７ＢＩＣとか云
った符号に対応させようとすると、ｎ＋１ビットカウン
タを各々用意する必要があり、回路規模が大きくなると
云う欠点があった。

（発明が解決しようとする課題） 上述の如く、ｎＢＩＣ符号を用いる伝送方式においては
、受信側では補符号（Ｃビット）の位置を検出し、これ
に同期をとり（Ｃビ・ソト同期）、情報データの再生を
行う。そのための従来の装置では、ｎＢＩＣ符号とそれ
に同期したクロ・ツク信号を入力し、これによって、ｎ
ＢＩＣ符号のデータをＤフリップフロップのＤ入力端子
に入力し、クロック信号はＤフリッププロップのクロッ
ク入力端子ＧＫに入力して、このＤフリップフロップで
ｎＢＩＣ符号のデータを１ビツトシフトさせる。

一方、ＥＸ−ＯＲに前記ｎＢＩＣ符号とＤフリップフロ
ップのシフト出力を与え、両者の排他的論理和をとり、
これによって、ＥＸ−ＯＲからはＣビット位置に応じた
パルスを得る。また、ＡＮＤゲートを介して前記クロッ
ク信号をｎ＋１ビットカウンタに入力し、このｎ＋１ビ
ットカウンタの出力を同期回路に与えると共に該同期回
路にはＥＸ−ＯＲの出力を与え、同期回路ではこれらを
用いてＣビット位置とｎ＋１ビットカウンタの出力を比
較する。Ｃビット位置とｎ＋１ビットカウンタの出力が
一致していない場合は同期回路はＡＮＤゲートを１ビツ
ト分、禁止し、ｎ＋１ビットカウンタにクロック信号が
入力されないようにして、ｎ＋１ビットカウンタの出力
を１ビットずらすようにする。

これをＣビット位置とｎ＋１ビットカウンタの出力が一
致するまで繰り返すことにより、Ｃビット同期をとると
云った構成としである。

しかしながら、上記装置ではｎ＋１ビットカウンタのカ
ウント数が固定となっているため、１種類のｎＢＩＣ符
号にしか対応できないと云う欠点があった。

そこで、この発明の目的とするところは、同一回路で種
々のｎＢＩＣ符号に対応することができるようにした同
期回路を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するため、本発明は次のように構成する
。すなわち、ｎビットのデータをｎ＋１ビットのデータ
に変換し、余る前記１ビットに前記ｎビット中の特定の
ビットの補符号を挿入するｎＢＩＣ符号方式における伝
送データを受信してそのビット列の補符号位置に同期を
とる同期回路において、ｎＢＩＣ符号のデータとこれに
同期するクロック信号とを受けて動作し、この入力され
たｎＢＩＣ符号のデータを少なくとも１ビット分遅らせ
て出力する遅延手段と、この遅延手段の出力と前記入力
されたｎＢＩＣ符号のデータとを比較して不一致を検出
する検知手段と、入力される対象のｎＢＩＣ符号方式に
応じた所望のプリセットデータを入力され、ロード信号
を受けるとこのプリセットデータを取り込んでプリセッ
トすると共にクロック信号を受けてカウントを進めるプ
リセット形のカウンタと、このカウンタのカウント出力
を受けて所定のカウント値のとき、出力を出す監視手段
と、この監視手段出力と前記検知手段出力を受けて前記
カウンタに与えるロード信号を発生する同期監視手段と
を設けて構成する。

（作　用） このような構成において、入力されたｎＢＩＣ符号のデ
ータは遅延手段により少なくとも１ビット分遅らせて、
この遅延されたデータと前記入力されたｎＢＩＣ符号の
データとを検知手段に入力して不一致を検出し、これに
よって、補符号を検知し、これを前記同期監視手段に与
える。一方、前記カウンタでは入力される対象のｎＢＩ
Ｃ符号方式に応じた所望のプリセットデータを入力され
ており、ロード信号を受けるとこのプリセットデータを
取り込んでプリセットすると共に前記クロック信号を受
けてカウントを進める。そして、前記監視手段はこのカ
ウンタのカウント出力を受けて所定のカウント値のとき
、出力を出し、前記同期監視手段に与える。同期監視手
段は前記検知手段からの信号または監視手段からの信号
によりロード信号を出力して、カウンタをプリセットし
、該カウンタを該プリセット値からカウント開始させる
。検知手段は遅延手段が遅延した入力ｎＢＩＣ信号を、
金入力されたｎＢＩＣ符号データと比較し、不一致を検
知するので、補符号に行き当たる位置で補符号検出がで
き、これをカウンタのプリセットタイミングとするので
、これを以て同期タイミングをとることで補符号の同期
がとれることになるので、プリセット値をｎＢＩＣ符号
のｎ（ｎ−正の整数）の値に応じ、前記監視手段の監視
条件に合わせた所定の値を設定すれば、補符号位置に同
期させることができる。

従って、受信対象とするｎＢＩＣ符号がどのようなもの
であっても、カウンタのプリセット値を変えるだけで対
応させることができ、同期回路を簡易化できる。

（実施例） 以下、本発明の一実施例について、図面を参照して説明
する。

第１図は本発明の一実施例であり、図において１はＤ−
フリップフロップ、２は排他的論理和回路（ＯＸ−ＯＲ
）　、４は同期回路、１０はパラレルロード付のカウン
タ、１１はＡＮＤゲートである。

Ｄフリップフロップ１はｎＢ１ｃ符号とそれに同期した
クロック信号を入力として受けて動作するもので、ｎＢ
ＩＣ符号のデータはＤフリップフロップ１のＤ入力端子
に入力され、クロック信号はＤフリップフロップ１のク
ロック入力端子ＣＫに入力される。そして、ｎＢＩＣ符
号のデータはＤフリップフロップ１で１ビツトシフトさ
れて入力されることになる。

また、排他的論理和回路（ＥＸ−ＯＲ）　２には前記入
力されたｎＢＩＣ符°号データとＤフリップフロップ１
のＱ出力端子出力が入力され、両者の排他的論理和をと
る構成となっている。そのため、排他的論理和回路（Ｅ
Ｘ−ＯＲ）　２の出力端子からはＣビット位置に応じた
パルスが得られる。

パラレルロード付のカウンタ１０はＰＯ〜Ｐ３の４ビツ
ト分のパラレル端子を持ち、ロード端子ＬＤにロード信
号を受けるとこのパラレル端子に印加されたデータをプ
リセットする。また、カウンタ１０は前記クロック信号
を入力として受けて、カウント動作し、そのカウントデ
ータは４ビツトのパラレル出力端子ＱＯ〜Ｑ３に出力さ
れる構成としである。ＡＮＤゲート１１はカウンタｌＯ
のパラレル出力端子ＱＯ〜Ｑ３出力を受けてＡＮＤ論理
をとるものであり、このＡＮＤゲート１１の出力および
ＥＸ−ＯＲ２の出力は同期回路４に入力される構成とし
である。同期回路４はＥＸ−ＯＲ２の出力ＣＰとＡＮＤ
ゲート１１の出力ＢＰを比較し、一致していない時には
ＥＸ−ＯＲ２の出力ＣＰをロード信号ＬＤとして、また
、一致している時にはＡＮＤゲートｌ！の出力ＢＰをロ
ード信号ＬＤとして、カウンタ１０のロード端子ＬＤに
入力する構成としである。

第２図は第１図回路の動作を示すタイミングチャートで
ある。これらを参照して本装置の動作を説明する。ここ
ではｎＢＩＣ符号としてｎ−４（４ＢＩＣ）でＣ（補符
号）−“／ＤＯ。

（但し、／は負論理アクティブであることを示す）の場
合を例に説明する。

第１図において、Ｄフリップフロップ１および排他的論
理和回路（ＥＸ−ＯＲ）　２の出力Ｃ１段までの動作は
第３図で説明した従来のものと変わりはない。本装置で
は４ビットカウンタ（従って、カウント値は最大“１５
“）を使用するので、カウンタｌＯのパラレル入力端子
入力するプリセット値を“１５−ｎ”に設定する。その
ため、ｎ−４の場合はプリセット値を“１１”とすれば
良い。

今、外部より与えるパラレルロード付のカウンタｌＯの
パラレル入力端子ＰＯ，ＰＩ、Ｐ２゜Ｐ３のプリセット
値は各々“Ｈ”、“Ｈ゛“Ｌ”Ｈ”　（１０進数で“１
１”　）に設定されているものとし、この状態で同期回
路４からカウンタ１０のロード端子ＬＤに“Ｈ゛なるロ
ード信号が入力されると、パラレルロード付のカウンタ
１０の値はＰＧ、ＰＩ、Ｐ２．Ｐ３に対応した値に設定
される。そして、その後、カウンタｌＯは入力されるク
ロック信号をカウントしてカウントを進めて行く。カウ
ンタ１０の出力端子ＱＯ，Ｑｌ、Ｑ２゜Ｑ３は各々ＡＮ
Ｄゲー）１１に接続されており、カウンタｌＯの出力が
全てＨ”のとき（カウント値“１５”）　、ＡＮＤゲー
ト１１の出力ＢＰも“Ｈ″となる。

同期回路４ではＥＸ−ＯＲ２の出力ＣＰが得られたとき
（補符号位置検出時）、このＥＸ−ＯＲ２の出力ｃｐと
ＡＮＤゲート１１の出力ＢＰを比較し、−致していない
峙にはＥＸ−ＯＲ２の出力ＣＰをロード信号ＬＤとして
カウンタ１０のロード端子ＬＤに入力する。これにより
、カウンタ１０はプリセット値にプリセットされ、この
プリセット値からカウントを進めて行く。

これにより、ＥＸ−ＯＲ２（７）出力ｃｐとＡＮＤゲー
ト１１の出力ＢＰが一致するようになり、Ｃビット同期
がとれることになる。同期がとれた状態ではＡＮＤゲー
ト１１の出力ＢＰがロード信号ＬＤとなり、これをカウ
ンタｌＯのロード端子ＬＤに入力する。４ＢＩＣ符号以
外のｎＢＩＣ符号の場合、カウンタｌＯのパラレル入力
端子ＰＯ，ＰＬ、Ｐ２゜Ｐ３に与えるプリセットデータ
を“１５−ｎ”に初期設定しておけば良い。

以上説明したように、本装置はｎビットのデータをｎ＋
１ビットのデータに変換し、余る前記１ビツトに前記ｎ
ビット中の特定のビットの補符号を挿入するｎＢＩＣ符
号方式における伝送データを受信してそのビット列の補
符号位置に同期をとる同期回路において、ｎＢＩＣ符号
のデータとこれに同期するクロック信号とを受けて動作
し、この入力されたｎＢＩＣ符号のデータを少なくとも
１ビット分遅らせて出力する遅延手段と、この遅延手段
の出力と前記入力されたｎＢＩＣ符号のデータとを比較
して不一致を検出する検知手段と、入力される対象のｎ
ＢＩＣ符号方式に応じた所望のプリセットデータを入力
され、ロード信号を受けるとこのプリセットデータを取
り込んでプリセットすると共にクロック信号を受けてカ
ウントを進めるプリセット形のカウンタ（例えば４ビッ
トカウンタ）と、このカウンタのカウント出力を受けて
所定のカウント値のとき、出力を出す監視手段と、この
監視手段出力および前記検知手段出力を受けて前記カウ
ンタに与えるロード信号を発生するｌＩＪ期監視手段と
を設けて構成したものである。

そして、入力されたｎＢＩＣ符号のデータを遅延手段に
より少なくとも１ビット分遅らせて出力させ、この遅延
されたデータと前記入力されたｎＢＩＣ符号のデータと
を検知手段に入力して不一致を検出し、これを前記同期
監視手段に与え、一方、前記カウンタでは入力される対
象のｎＢＩＣ符号方式に応じた所望のプリセットデータ
（カウンタが４ビツトの時は例えばｌ５−ｎ）を入力さ
れており、ロード信号を受けるとこのプリセットデータ
を取り込んでプリセットすると共に前記クロック信号を
受けてカウントを進めるようにし、前記監視手段はこの
カウンタのカウント出力を受けて所定のカウント値（例
えば、フルカウント；カウント値！５）のとき、出力を
出し、前記同期監視手段に与えるようにする。そして、
前記検知手段または前記監視手段からの信号出力時に、
前記同期監視手段はロード信号を出力して、カウンタを
プリセットし、該カウンタにプリセット値からカウント
開始させるようにする。

一方、検知手段は遅延手段が遅延した入力ｎＢＩＣ信号
を、含入力されたｎＢＩＣ符号データと比較し、不一致
を検知するので、補符号に行き当たる位置で補符号検出
ができ、これをカウンタのプリセットタイミングとする
ので、これを以て同期タイミングをとることで補符号の
同期がとれることになるので、プリセット値をｎＢＩＣ
符号のｎ　（ｎ−正の整数）の値に応じ、前記監視手段
の監視条件に合わせた所定の値（ｌ５−ｎ）を設定すれ
ば、補符号位置に同期させることができるものである。

従って、受信対象とするｎＢＩＣ符号がどのようなもの
であっても、カウンタのプリセット値を変えるだけで対
応させることができ、同期回路１簡易化と汎用化を図る
ことができる。

尚、本発明は上記し且つ、図面に示す実施例に限定する
ことなくその要旨を変更しない範囲内で適宜変形して実
施し得るものである。

［発明の効果］ 以上、詳述したように本発明によれば、同一回路で種々
のｎＢＩＣ符号に対応することができるようにした同期
回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一丈施例を示すブロック図、第２図は
その作用を説明するためのタイミングチャート、第３図
は従来例を示すブロック図である。 １・・・Ｄ−フリップフロップ、 ２・・・排他的論理和回路（ＥＸ−ＯＲ）、４・・・同
期回路、 ｌＯ・・・パラレルロード付のカウンタ、１１・・・Ａ
ＮＤゲート。

Claims (2)

【特許請求の範囲】
1. （１）ｎビットのデータをｎ＋１ビットのデータに変換
   し、余る前記１ビットに前記ｎビット中の特定のビット
   の補符号を挿入するｎＢＩＣ符号方式における伝送デー
   タを受信してそのビット列の補符号位置に同期をとる同
   期回路において、ｎＢＩＣ符号のデータとこれに同期す
   るクロック信号とを受けて動作し、この入力されたｎＢ
   ＩＣ符号のデータを少なくとも１ビット分遅らせて出力
   する遅延手段と、 この遅延手段の出力と前記入力されたｎＢＩＣ符号のデ
   ータとを比較して不一致を検出する検知手段と、 入力される対象のｎＢＩＣ符号方式に応じた所望のプリ
   セットデータを入力され、ロード信号を受けるとこのプ
   リセットデータを取り込んでプリセットすると共にクロ
   ック信号を受けてカウントを進めるプリセット形のカウ
   ンタと、 このカウンタのカウント出力を受けて所定のカウント値
   のとき、出力を出す監視手段と、 前記検知手段の出力を受けた時、ロード信号を発生して
   前記カウンタに与える同期監視手段とを設けて構成した
   ことを特徴とする同期回路。
2. （２）前記遅延手段の遅延量を１クロックとし、前記カ
   ウンタは４ビットカウンタとすると共に該カウンタのプ
   リセット値は入力される対象のｎＢＩＣ符号方式にあわ
   せて１５−ｎに設定することを特徴とする請求項１記載
   の同期回路。