JPH0357661B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は符号誤り検出回路に係り、特に一系列
データ一の符号誤りを検出する符号誤り検出回路
に関するものである。

(b) 従来技術と問題点 第１図は従来の符号誤り検出回路のブロツク接
続図の例で、第１図ａは送信部を、第１図ｂは受
信部をそれぞれ示す。

図中、１は擬似ランダム符号発生器を、２はｎ
ビツト遅延回路を、３は並列／直列変換回路を、
４は直列／並列変換回路を、５は排他的論理和回
路を、６〜８は端子をそれぞれ示す。

先ず、第１図ａに示した送信部の動作は次の様
である。

擬似ランダム符号発生器１の出力は２つに分岐
され１部はそのまま、他の部分はｎビツト遅延回
路２を通る事により互いに相関が少なくなつた並
列符号が得られる。そして、この並列符号は並
列／直列変換回路３で直列符号に変換され、端子
６から外部に送出される。

次に、第１図ｂに示した受信部の動作は次の様
になる。

受信された直列符号は直列／並列変換回路４で
並列符号に変換される。

この並列符号のうち送信側でｎビツト遅延回路
を通らなかつた符号をｎビツト遅延回路２を通す
事により排他的論理和回路５の入力側では遅延差
のない並列符号になる。この並列符号は排他的論
理和回路５で比較され誤りがある場合には誤り符
号が端子８から出力される。

第１図に示す符号誤り検出回路の場合は簡易型
の為にフレーム同期を取つていないので、送信側
より送出された直列符号を直列／並列変換回路４
で並列符号に戻した時に順序づけが出来ず、送信
側で遅延させなかつた方の符号系列が受信側で遅
延されるとは限らず、送信側と受信側とで並列符
号が必ずしも一致しないため、符号誤り検出回路
が正常な誤り検出動作を行うことができないとい
う問題があつた。

(c) 発明の目的 本発明は上記従来技術の問題点に鑑みなされた
ものであつて、１系列の符号の誤りを検出する簡
易な符号誤り検出回路を提供する事を目的として
いる。

(d) 発明の構成 上記発明の目的は 送信側にはクロツクを発生
するクロツク発生回路な、該クロツク発生回路か
らのクロツクの駆動により、一方のみを遅延させ
た２系列の同一符号からなる並列符号を発生する
擬似ランダム符号発生回路と、入力された２系列
の符号を１ビツトずつ交互に出力することによつ
て並列符号を直列符号に変換する並列／直列変換
回路とを設け、 受信側には受信した該クロツクを用いて受信直
列符号を１ビツトずつ交互に振り分けて２系列の
並列符号に変換する直列／並列変換回路と、該直
列／並列変換回路からの並列符号の一方に前記送
信側と同じ遅延を与えて、両系列の符号の一致を
判定する比較手段と、該比較手段の不一致判定結
果に基づき該直列／並列変換回路よりの並列符号
への振り分け順序を変更する出力順序制御手段と
を設けたことを特徴とする符号誤り検出回路を提
供することにより達成される。

(e) 発明の実施例 第２図は本発明の一実施例のブロツク接続図
で、第２図ａは送信部を、第２図ｂは受信部をそ
れぞれ示す。

図中、１は擬似ランダム符号発生器を、２はｎ
ビツト遅延回路を、３は並列／直列変換回路を、
４は直列／並列変換回路を、１０はクロツク発生
器を、１１は1/2分周器を、１２は比較回路を、
１３は分周器を、１４は保護回路を、１５は禁止
回路を、２０は擬似ランダム符号発生回路を、２
１はクロツク発生回路を、２２は比較手段を、２
３は出力順序制御手段を、６〜８及び１６，１７
は端子をそれぞれ示す。

第２図ａに示した送信側の動作は既に説明した
ので概略の説明をする。

クロツク発生回路２１の出力は並列／直列変換
回路３及び端子１６に、又、1/2分周器を介して
擬似ランダム符号発生器１にそれぞれ加えられ
る。

そこで、擬似ランダム符号発生回路２０からｎ
ビツト遅延差のある並列符号が出力される。この
並列符号は並列／直列変換回路３で直列符号に変
換された後、前記のクロツクと共に端子６及び１
６より外部に送出される。

第２図ｂに示す受信側では、直列／並列変換回
路４で入力した直列符号は並列符号に変換され
る。この場合、端子１７に入力したクロツク及び
１／２分周器１１で1/2分周されたクロツクが用いら
れる。

この並列符号はｎビツト遅延回路２を通る事に
より送信側で生じた遅延差が補償され比較回路１
２に入力されるが、この並列符号が送信側と一致
していれば比較回路１２から誤りパルスは出力さ
れない。

しかし、並列符号が送信側と一致していない場
合は比較回路１２から誤り率が約1/2の誤りがパ
ルスが出力される。この誤りパルスは分周器１３
でｍ分周され禁止回路１５と保護回路１４に加え
られる。

保護回路１４は伝送路の状態に依つて発生する
誤りパルスの影響を除く為のもので、誤りパルス
が多い時のみ出力順序制御手段２３が動作する様
になつている。

例えば、Ｌビツトのうちｐビツト以上の誤りパ
ルスが保護回路１４に加えられれば、この保護回
路１４が動作して、“１”が禁止回路１５に加え
られる。

そこで、例えばアンド回路より構成された禁止
回路１５からの出力により直列／並列変換回路へ
供給される1/2分周器１１のクロツクがこの時だ
け止められる。

これにより1/2分周器１１の出力の位相が変わ
り、直列／並列回路４より遅延回路２に入力され
る符号が並列符号の一方から他方に切替わり、送
信側で遅延されなかつた符号系列が遅延されるこ
とによつて正しく補償され、送信側と位相が一致
した並列符号が比較回路１２に入力されるように
なる。

尚、分周器１３は出力順序変更手段による閉ル
ープの発振を防ぐ為のものである。

第３図は第２図ｂの保護回路１４の一例を示す
図である。

図中、３０はｐビツトシフトレジスタを、３１
はカウンタを、３２〜３５は端子をそれぞれ示
す。

第３図に示した保護回路１４の動作は次の様で
ある。

端子３２に第２図ｂに示した1/2分周器１１よ
りのクロツクが加えられ、カウンタ３１はこのク
ロツクを例えばＬ個計測する度にリセツトパルス
をｐビツトのシフトレジスタ３０に送出してい
る。ここで、ｐ＜Ｌである。

一方、ｐビツトシフトレジスタ３０の端子Ｄに
は“１”が、端子CLKには誤りパルスが加えら
れる。そこで、誤りパルスがｐ個以上端子３３に
加えられるとｐビツトシフトレジスタ３０の出力
端子３５は“１”に、ｐ個以下なら“０”にな
り、例えば保護回路１４の出力が“１”の場合は
禁止回路１５の禁止が解除になる。

(f) 発明の効果 以上説明した様に本発明によれば、受信側の比
較回路から出力される誤りパルスに依つて直列／
並列変換回路よりの並列符号の順序を制御する様
にした為に、簡単な構成で符号誤りを検出する事
ができる。

【図面の簡単な説明】

第１図は従来の符号誤り検出回路のブロツク接
続図を、第２図は本発明のブロツク接続図の例
を、第３図は第２図に示した保護回路のより詳細
なブロツク接続図の例を示す。 図中、３は並列／直列変換回路を、４は直列／
並列変換回路を、１１は1/2分周器を、２０は擬
似ランダム符号発生回路を、２１はクロツク発生
回路を、２２は比較手段を、２３は出力順序制御
手段を、６〜８及び１６と１７は端子をそれぞれ
示す。

Claims (1)

1. 【特許請求の範囲】 １ 送信側にはクロツクを発生するクロツク発生
   回路と、該クロツク発生回路からのクロツクの駆
   動により、一方のみを遅延させた２系列の同一符
   号からなる並列符号を発生する擬似ランダム符号
   発生回路と、入力された２系列の符号を１ビツト
   ずつ交互に出力することによつて並列符号を直列
   符号に変換する並列／直列変換回路とを設け、 受信側には受信した該クロツクを用いて該直列
   符号を１ビツトずつ交互に振り分けて２系列の並
   列符号に変換する直列／並列変換回路と、該直
   列／並列変換回路からの並列符号の一方に前記送
   信側と同じ遅延を与えて、両系列の符号の一致を
   判定する比較手段と、該比較手段の不一致判定結
   果に基づき該直列／並列変換回路よりの並列符号
   への振り分け順序を変更する出力順序制御手段と
   を設けた事を特徴とする符号誤り検出回路。