JPH03232344A

JPH03232344A - 同一符号連続抑圧方式

Info

Publication number: JPH03232344A
Application number: JP2027091A
Authority: JP
Inventors: Fumio Fujioka; 藤岡　文夫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-02-08
Filing date: 1990-02-08
Publication date: 1991-10-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、例えば伝送符号としてＮＲＺパルスを用いた
データ伝送システムにおいて、′０＃または“１”の連
続を抑制するために用いられる方式に関する。

（従来の技術）ベースバンド伝送システムや無線伝送システムでは、伝
送符号として例えばＮＲＺ（Ｎｏｎｒｅｔｕｒｎ−ｔｏ
Ｚｅｒｏ）符号が広く使用されている。

このＮＲＺ符号は、ＲＺ符号に比べて高調波成分の含有
率が相対的に小さいので、伝送帯域を狭帯域化できると
いう利点を有している。しかし、その反面場合により長
期にわたって０″または“１”か連続するおそれがあり
、タイミング抽出上で問題が生しる場合かある。

そこで、従来では例えばシリアル信号化されたデータに
対し、送信側で ■　自己同期形のスクランブル回路を用いてスクランブ
ルをかける。

■　セットリセット形スクランブル回路を用いてスクラ
ンブルをかける。

■ＣＭ　Ｉ　（Ｃｏｄｅｄ　Ｍａｒｋ　Ｉｎｖｅｒｓｉ
ｏｎ）やｍＢｎ８等のＢ　Ｓ　Ｉ　　（Ｂｉｔ　５ｅｑ
ｕｅｎｃｅｌｎｄｅｐｅｎｄｅｎｔ　）符号化を行なう
。

等の同一符号の連続を抑圧するための処理を行なって、
データを伝送するようにしている。

（発明が解決しようとする課題）ところが、これらの従来の方式は、 ■、■では特定のパターンに対してスクランブルがかか
らない。

■では伝送速度が上昇するとともに、速度変換が必要な
ため回路構成が複雑で大型化する。

といった間通点が生じていた。

特に、■の自己同期形スクランブルをかける方式は、回
路構成か簡単で安価になるという利点を有しているか、
“１”連続または“０“連続の場合にはスクランブルが
全くかからなくなることが度々発生する。このため、例
えばＣＣＩＴＴの勧告Ｖ２７シリーズでは、スクランブ
ル回路本体の他に同−符号連続防１１−回路を付加しな
ければならないことになっている。しかし、この様にす
ると、スクランブル回路本体よりも同一符号連続防止回
路の方が回路規模が大きくなり、全体として回路の複雑
化および大形化を招き好ましくなかった。

そこで、本発明は上記事情に看目し、簡単な構成で同一
符号の連続を抑圧することができる同一符号連続抑圧方
式を提供することを目的とする。

［発明の構成コ（課題を解決するための手段）本発明は上記目的を達成するために、複数ビットからな
るパラレルのワードデータをシリアル伝送するデータ伝
送システムにおいて、送信側に、Ｎ　　ＲＺ　　Ｉ　　
（Ｎｏｎ　　Ｒｅｔｕｒｎ　　ｔｏ　　Ｚｅｒｏ　　Ｉ
ｎｖｅｒｔ　　ｏｎ　　ｏｎｅｓ　　）変換手段と、交
番符号発生手段と、排他的論理和手段とを備える。そし
て、上記各ワードデータがパラレル信号の状態で、上記
ＮＲＺ　Ｉ変換手段によりその第１のビットをＮＲＺ　
Ｉ変換して出力し、かつ上記交番符号発生手段により上
記第１のビットの符号を判定してこの符号が“０”の場
合に交番符号を発生し、この交番符号と上記ワードデー
タの第２のビットとを上記排他的論理和手段により排他
的論理和処理して出力するようにしたものである。

すなわち、本発明は各ワードデータをシリアル信号に変
換する前のパラレル信号の状態で、その第１のビットお
よび第２のビットに対し所定の論理処理を施すことによ
り、自己同期形スクランブルをかけるようにしたもので
ある。

また本発明は、交番符号発生手段を、ワードデータのパ
ラレル信号に同期したクロックを１／２分周する分周器
を上記ワードデータの第１のビットの“１”によりリセ
ットするように構成することと、ワードデータの第１の
ビットを反転したの！りＮＲＺＩ変換する回路により構
成することもそれぞれ特徴とする。

（作　用）この結果本発明によれば、ワードデータがパラレル信号
の状態でスクランブル処理が行なわれるので、シリアル
信号の状態でスクランブルをかける場合に比べて低速の
処理で済む。さらに、第１のビットが“１”連続の場合
にはＮＲＺ　Ｉ変換によりスクランブルがかけられ、“
０”連続の場合には第２のビットに対し交番符号との排
他的論理和処理によりスクランブルがかけられるので、
簡単な構成で確実にスクランブルをかけることができる
。

（実施例）第１図および第２図は、それぞれ本発明の一実施例に係
わる同一符号連続符号抑圧方式を適用した送信側のスク
ランブル回路および受信側のデスクランブル回路の構成
を示すものである。

先ずスクランブル回路は、ＮＲＺ　Ｉ変換回路１と、シ
フトレジスタ２と、交番パターン発生回路３と、排他的
論理和回路４とから構成される。上記ＮＲＺ　Ｉ変換回
路１は、排他的論理和回路１１と、この排他的論理和回
路１１から出力された信号を１ビツト遅延するシフトレ
ジスタ１２とからなる。そして、パラレル信号からなる
送信データＳＤＴ　（ＤＯ〜Ｄ７）のうちの最下位ビッ
トＤＯと、上記シフト１ノジスタ１２の出力信号ＤＤＯ
とが排他的論理和回路１１にそれぞれ入力され、この排
他的論理和回路１１でこれらの信号の排他的論理和処理
が行なわれ、その処理出力がＮＲＺ　１変換によりスク
ランブルがかけられた信号ＤＯ’として出力される。

また上記交番パターン発生回路３は、例えば第２図に示
す如（Ｄ形フリップフロ・ツブを用いて構成した１／２
分周器５からなり、この分周器５のリセット端子に上記
送信データＳＤＴの最下位ビットＤｏが入力されている
。しかして、上記分周器５からは上記ＤＯが′０”レベ
ルの場合のみ“０”１”を繰り返した交番パターンＢＰ
が出力される。さらに、上記シフトレジスタ２には送信
データＳＤＴの下位２ビット目のデータＤ１が人力され
、このＤ［はシフト１ノジスタ２で１ビツト遅延された
のち排他的論理和回路４に人力される。この排他的論理
和回路４では、上記シフトレジスタ２から出力されたデ
ータＤＤＩと上記交番パターンＢＰとの排他的論理和処
理が行なわれ、その出力信号がスクランブル処理後の第
２ビツト目のデータＤＩ’　として出力される。

一方デスクランブル回路は、ＮＲＺＩ復号回路６と、シ
フトレジスタ７と、交番パターン発生回路８と、排他的
論理和回路９とから構成される。

ＮＲＺＩ復号回路６は、シフトレジスタ６１と、排他的
論理和回路６２とからなる。このシフトレジスタ６１に
は、パラレル信号からなる受信データＲＤＴ’　　（Ｄ
ｏ　−Ｄ７　）の最下位ビットＤＯ′が入力され、この
ＤＯ′はシフトレジスタ６１で１ビツト遅延されたのち
排他的論理和回路６２に人力される。この排他的論理和
回路６２では、上記シフトレジスタ６１で１ビツト遅延
されたデータＤＤＯ’　と、上記受信データＲＤＴの最
下位ビットＤＯ’　とが排他的論理和処理され、その出
力がデスクランブル後の最下位ビットＤＯとして出力さ
れる。

また交番パターン発生回路８は、前記スクランブル回路
の交番パターン発生回路３と同様に１／２分周器からな
り、この分周器は上記ＮＲＺ　Ｉ復号回路６から出力さ
れたデスクランブル後のビットＤＯによりリセットされ
る。そして、上記ビットＤＯが“Ｏ”レベルの場合のみ
交番ノくターンＢＰを発生する。さらに、上記シフトレ
ジスタ７には受信データＲＤＴの下位２ビ・ット目のデ
ータＤ１′か人力され、このデータＤ１′はシフトレジ
スタ７で１ビツト遅延されたのち排他的論理和回路９に
人力される。この排他的論理和回路９では、上記シフト
レジスタ７から出力されたビットＤＤＩ　’　と、上記
交番パターン発生回路８から出力された交番パターンＢ
Ｐとの排他的論理和処理が行なわれ、その出力信号がデ
スクランブル後の下位２ビツト目の受信データＤ１とし
て出力される。

この様な構成であるから、先ず送信側では、送信データ
ＳＤＴはシリアル信号に変換される前のパラレル信号の
状態でスクランブル回路に人力され、その最下位ビット
ＤＯおよび次の下位２ビツト目Ｄ１に対しスクランブル
がかけられる。

例えば、いま仮に第４図に示すようなり０１Ｄ１が入力
されたとする。そうすると、このうち最下位ビットＤＯ
はＮＲＺ　Ｉ変換回路１によりＮＲＺ　Ｉ変換される。

例えば、ＤＯが“１”の状態で連続している場合には、
この信号ＤＯは排他的論理和回路１１でシフトレジスタ
１２の出力ＤＤＯ’　と排他的論理和処理され、この結
果第４図のＤＯ′に示す如く　′１′、“０２の繰り返
しパターンとなって出力される。すなわち、ｐＯが“１
“の状態で連続している状態では、この信号ＤＯにスク
ランブルがかけられる。これに対し上記最下位ビットＤ
Ｏが“０”レベルの状態で連続している場合には、交番
パターン発生回路３から交番パターンＢＰが発生され、
この交番パターンと送信データＳＤＴの下位２ビツト目
Ｄ１とが排他的論理和回路４で排他的論理和処理される
。したがって、このＤＯが“０”レベルの状態で連続し
ている場合には、第４図Ｄｌ’　に示すように下位２ビ
ツト目Ｄｉに対しスクランブルがかけられる。

したがって、この様に下位２ビツトに選択的にスクラン
ブルがかけられた送信データＳＤＴをシリアル信号に変
換して伝送すれば、この伝送データは少なくとも２ワー
ドに１回は必ず“１”“０”の変化が発生するものとな
り、この結果長期間にわたって“１”または′０”が連
続する不具合は確実に防止される。

一方、受信側において上記スクランブルがかけられた伝
送データのデスクランブルは次のように行なわれる。す
なわち、受信データＲＤＴはシリアル信号からパラレル
信号に変換されたのちデスクランブル回路に導入される
。このデスクランブル回路では、パラレル信号に変換さ
れた上記受信データＲＤＴの最下位ビットＤＯ’がＮＲ
Ｚ　１復号回路６に人力され、ここでシフトレジスタ６
１および排他的論理和回路６２によりＮＲＺ　Ｉ復号処
理が行なわれる。また、下位２ビツト目Ｄ１′がシフト
レジスタ７で１ビツト遅延されたのち交番パターンと共
に排他的論理和回路９に導入され、ここで排他的論理和
処理が行なわれる。

例えば、いま第５図に示すようなりＯＤｌ′がそれぞれ人力されたとする。そうすると、最下
位ビットＤＯ′は、シフトレジスタ６１で１ビツト遅延
された最下位ビットＤＤＱ’　と排他的論理和回路６２
で排他的論理和処理される。このため、上記ＤＯ′にス
クランブルかがけられていれば、このＤＯ′は第５図に
示す如く　“１”の連続信号に復号される。これに対し
、上記ＤＯ’にスクランブルがかけられていなければ、
上記ＮＲＺ　Ｉ復号回路６からは“０”レベルの連続信
号が出力される。また、このＤＯ’　にスクランブルが
かけられていない状態では、交番パターン発生回路８か
ら交番パターンＢＰが発生される。

そして、この交番パターンＢＰは、受信データＲＤＴの
下位２ビツト目Ｄ１′をシフトレジスタ７で１ビツト遅
延したビットＤ１′と、排他的論理和回路９で排他的論
理和処理される。したがって、上記Ｄ１′の被スクラン
ブル区間はデスククランプルされて、第５図に示すごと
く“１°の連続信号となって出力される。

この様に本実施例であれば、送信側において、送信デー
タＳＤＴの下位２ビットＤＯ，Ｄｉに選択的にスクラン
ブルをかけて送出するようにしたので、送信データＳＤ
Ｔが“０”または“１”で連続していたとしても、必ず
２ワードに１回は符号を変化させることができ、これに
より伝送データの符号が長期にわたって連続する不具合
を確実に防止することができる。また、スクランブル処
理を送信データＳＤＴがパラレル信号の状態で行なうよ
うにしたので、シリアル信号の状態でスクランブル処理
を行なう場合に比べて、低速度に処理するることができ
、これにより回路の簡単小形化を図ることができる。以
上の効果は、受信側のデスクランブル回路においても同
様に得ることができる。したがって、システムとしての
構成を簡単化することができる。

尚、本発明は上記実施例に限定されるものではない。例
えば、交番パターン発生回路は第６図に示す如＜ＮＲＺ
Ｉ変換回路を用いて構成してもよい。すなわち、この交
番パターン発生回路３０は、送信データＳＤＴの最下位
ビットＤＯを論理反転するインバータ回路３１と、ＮＲ
Ｚ　Ｉ変換回路３２とから構成される。このＮＲＺ　Ｉ
変換回路３２は、排他的論理和回路３３と、その出力を
１ビツト遅延するシフトレジスタ３４とから構成され、
このシフトレジスタ３４の出力と上記最下位ビットＤＯ
とが上記排他的論理和回路３３で排他的論理和処理され
、その出力信号が交番パターンＢＰとして出力される。

また、前記実施例では送信データＳＤＴの下位２ビット
ＤＯ，Ｄｉに対しスクランブルをかける場合を例にとっ
て説明したが、他の２ビツトにスクランブルをかけるよ
うにしてもよい。

その他、ＮＲＺＩ変換を行なうための手段および交番パ
ターンを発生するための手段の回路構成や、送信データ
のビット数等についても、本発明の要旨を逸脱しない範
囲で種々変形して実施できる。

［発明の効果］以上詳述したように本発明は、送信側に、ＮＲＺ　１変
換手段と、交番符号発生手段と、排他的論理和手段とを
備える。そして、上記各ワードデータがパラレル信号の
状態で、上記ＮＲＺ　Ｉ変換手段によりその第１のビッ
トをＮＲＺＩ変換して出力し、かつ上記交番符号発生手
段により上記第１のビットの符号を判定してこの符号が
“０”の場合に交番符号を発生し、この交番符号と上記
ワードデータの第２のビットとを上記排他的論理和手段
により排他的論理和処理して出力するようにしたもので
ある。

したがって本発明によれば、簡単な構成で同一符号の連
続を抑圧することができる同一符号連続抑圧方式を提供
することができる。

【図面の簡単な説明】

第１図乃至第５図は本発明の一実施例に係わる同一符号
連続抑圧方式を説明するためのもので、第１図は同方式
を適用したスクランブル回路の回路構成図、第２図は同
回路の交番パターン発生回路の回路構成を示す図、第３
図は上記方式を適用したデスクランブル回路の回路構成
図、第４図および第５図はそれぞれ上記スクランブル回
路およびデスクランブル回路の動作を説明するためのタ
イミング図、第６図は交番パターン発生回路の他の構成
例を示す図である。１・・・ＮＲＺ　Ｉ変換回路、２．７．１２．３４６１
・・・シフトレジスタ、３．８．３０・・・交番パター
ン発生回路、４，９，１１．３３．６２・・・排他的論
理和回路、５・・１／２分周器、６・・・ＮＲＺ　１復
号回路。

Claims

【特許請求の範囲】（１）複数ビットからなるパラレルのワードデータをシ
リアル伝送するデータ伝送システムにおいて、送信側に
、前記各ワードデータ毎にパラレル信号の状態でその第
１のビットをＮＲＺＩ変換して出力するための手段と、前記第１のビットの符号を判定し、この符号が“０”の
場合に交番符号を発生するための手段と、この手段から
発生された交番符号と前記ワードデータの第２のビット
とを排他的論理和処理して出力するための手段とを備え
たことを特徴とする同一符号連続抑圧方式。（２）交番
符号を発生するための手段は、ワードデータのパラレル
信号に同期したクロックを１／２分周する分周器を有し
、この分周器を前記ワードデータの第１のビットの“１
”によりリセットするものであることを特徴とする請求
項（１）記載の同一符号連続抑圧方式。（３）交番符号を発生するための手段は、ワードデータ
の第１のビットを反転したのちＮＲＺＩ変換する回路に
より構成されるものであることを特徴とする請求項（１
）記載の同一符号連続抑圧方式。