JPS60200633A - 符号誤り検出回路 - Google Patents
符号誤り検出回路Info
- Publication number
- JPS60200633A JPS60200633A JP5765184A JP5765184A JPS60200633A JP S60200633 A JPS60200633 A JP S60200633A JP 5765184 A JP5765184 A JP 5765184A JP 5765184 A JP5765184 A JP 5765184A JP S60200633 A JPS60200633 A JP S60200633A
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- Japan
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- parallel
- circuit
- code
- clock
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/241—Testing correct operation using pseudo-errors
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は符号誤り検出回路に係り、特に一系列データー
の符号誤りを検出する符号誤り検出回路に関するもので
ある。
の符号誤りを検出する符号誤り検出回路に関するもので
ある。
［ｂ） 従来技術と問題点
第１図は従来の符号誤り検出回路のブロック接続図の例
で、第１図１ａ）は送信部を、第１図ｔｂ）は受信部を
それぞれ示す。
で、第１図１ａ）は送信部を、第１図ｔｂ）は受信部を
それぞれ示す。
図中、１は擬似ランダム符号発生器を、２はｎビット遅
延回路を、３は並列／直列変換回路を、４は直列／並列
変換回路を、５は排他的論理和回路を、６〜８は端子を
それぞれ示す。
延回路を、３は並列／直列変換回路を、４は直列／並列
変換回路を、５は排他的論理和回路を、６〜８は端子を
それぞれ示す。
先ず、第１図（８）に示した送信部の動作は次の様であ
る。
る。
擬似ランダム符号発生器１の出力は２つに分岐され１部
はそのまま、他の部分はｎビット遅延回路２を通る事に
より互に相関が少なくなった並列符号が得られる。そし
て、この並列符号は並列／直列変換回路３で直列符号に
変換され、端子６から外部に送出される。
はそのまま、他の部分はｎビット遅延回路２を通る事に
より互に相関が少なくなった並列符号が得られる。そし
て、この並列符号は並列／直列変換回路３で直列符号に
変換され、端子６から外部に送出される。
次に、第１図（ｂｌに示した受信部の動作は次の様にな
る。
る。
受信された直列符号は直列／並列変換回路４で並列符号
に変換される。
に変換される。
この並列符号のうち送信側でｎビット遅延回路を通らな
かった符号をｎビット遅延回路２を通ず事により排他的
論理和回路５の入力側では遅延差のない並列符号になる
。この並列符号は排他的論理和回路５で比較され誤りが
ある場合には誤り符号が端子８から出力される。
かった符号をｎビット遅延回路２を通ず事により排他的
論理和回路５の入力側では遅延差のない並列符号になる
。この並列符号は排他的論理和回路５で比較され誤りが
ある場合には誤り符号が端子８から出力される。
第１図に示す符号誤り検出回路の場合は簡易型の為にフ
レーム同期を取っていないので、送信側より送出された
直列符号を直列／並列変換回路４で並列符号に戻した時
に順序づけが出来ず、送信側の並列符号と受信側の並列
符号とが必ずしも一致しないと云う問題があった。
レーム同期を取っていないので、送信側より送出された
直列符号を直列／並列変換回路４で並列符号に戻した時
に順序づけが出来ず、送信側の並列符号と受信側の並列
符号とが必ずしも一致しないと云う問題があった。
ｆｃ） 発明の目的
本発明は上記従来技術の目的に鑑みなされたものであっ
て、ｌ系列の符号の誤りを検出する簡易な符号誤り検出
回路を提供する事を目的としている。
て、ｌ系列の符号の誤りを検出する簡易な符号誤り検出
回路を提供する事を目的としている。
＋ｄｌ 発明の構成
上記発明の目的は送信側にはクロックを発生ずるクロッ
ク発生回路と、該クロック発生回路からのクロックの駆
動により遅延差のある並列符号を発生する擬似ランダム
符号発生回路と、該擬似ランダム符号発生回路゛の並列
符号を直列符号に変換する並列／直列変換回路を設け、
受信側には受信した該クロックを用いて該直列符号を並
列符号に変換する直列／並列変換回路と、該直列／並列
変換回路よりの並列符号の遅延差を補償して該並列符号
の誤りを検出する比較手段と、該比較手段の出力で該直
列／並列回路よりの並列符号の順序を制御する出力順序
制御手段とを設けた事を特徴とする符号誤り検出回路を
提供する事により達成される。
ク発生回路と、該クロック発生回路からのクロックの駆
動により遅延差のある並列符号を発生する擬似ランダム
符号発生回路と、該擬似ランダム符号発生回路゛の並列
符号を直列符号に変換する並列／直列変換回路を設け、
受信側には受信した該クロックを用いて該直列符号を並
列符号に変換する直列／並列変換回路と、該直列／並列
変換回路よりの並列符号の遅延差を補償して該並列符号
の誤りを検出する比較手段と、該比較手段の出力で該直
列／並列回路よりの並列符号の順序を制御する出力順序
制御手段とを設けた事を特徴とする符号誤り検出回路を
提供する事により達成される。
ｆｅ） 発明の実施例
第２図は本発明の一実施例のブロック接続図で、第２図
（ａｌは送信部を、第２図（ｂｌは受信部をそれぞれ示
す。
（ａｌは送信部を、第２図（ｂｌは受信部をそれぞれ示
す。
図中、ｌは擬似ランダム符号発生器を、２はｎビット遅
延回路を、３は並列／直列変換回路を、４は直列／並列
変換回路を、１０はクロック発生器を、１１ば２分周器
を、１２は比較回路を、１３は分周器を、１４は保護回
路を、１５は禁止回路を、２０は擬似ランダム符号発生
回路を、２１はクロック発生回路を、２２は比較手段を
、２３ば出力順序制御手段を、６〜８及び１６．１７は
端子をそれぞれ示す。
延回路を、３は並列／直列変換回路を、４は直列／並列
変換回路を、１０はクロック発生器を、１１ば２分周器
を、１２は比較回路を、１３は分周器を、１４は保護回
路を、１５は禁止回路を、２０は擬似ランダム符号発生
回路を、２１はクロック発生回路を、２２は比較手段を
、２３ば出力順序制御手段を、６〜８及び１６．１７は
端子をそれぞれ示す。
第２図（ａｌに示した送信側の動作は既に説明したので
概略の説明をする。
概略の説明をする。
クロック発生回路２１の出力ば並列／直列変換回路３及
び端子１６に、又２分周器を介して擬似ランダム符号発
生器１にそれぞれ加えられる。
び端子１６に、又２分周器を介して擬似ランダム符号発
生器１にそれぞれ加えられる。
そこで、擬似ランダム符号発生回路２０からｎビット遅
延差のある並列符号が出力される。この並列符号は並列
／直列変換回路３で直列符号に変換された後、前記のク
ロックと共に端子６及び１６より外部に送出される。
延差のある並列符号が出力される。この並列符号は並列
／直列変換回路３で直列符号に変換された後、前記のク
ロックと共に端子６及び１６より外部に送出される。
第２図（ｂ）に示す受信側では、直列／並列変換回路４
で入力した直列符号は並列符号に変換される。
で入力した直列符号は並列符号に変換される。
この場合、端子１７に入力したクロック及びＡ分周器１
１で２分周されたクロックが用いられる。
１で２分周されたクロックが用いられる。
この並列符号はｎビット遅延回路２を通る事により送信
側で生じた遅延差が補償され比較回路１２に入力される
が、この並列符号が送信側と一致していれば比較回路１
２から誤りパルスは出力されない。
側で生じた遅延差が補償され比較回路１２に入力される
が、この並列符号が送信側と一致していれば比較回路１
２から誤りパルスは出力されない。
しかし、並列符号が送信側と一致していない場合は比較
回路１２から誤り率が約％の誤りパルスが出力される。
回路１２から誤り率が約％の誤りパルスが出力される。
この誤りパルスは分周器１３でｍ分周され禁止回路１５
と保護回路１４に加えられる。
と保護回路１４に加えられる。
保護回路１４は伝送路の状態に依って発生する誤りパル
スの影響を除く為のもので、誤りパルスが多い時のみ出
力順序制御手段２３が動作する様になっている。
スの影響を除く為のもので、誤りパルスが多い時のみ出
力順序制御手段２３が動作する様になっている。
例えば、Ｉ７ビソトのうちｐビット以上の誤りパルスが
保護回路１４に加えられれば、この保護回路１４が動作
して、“１”が禁止回路１５に加えられる。
保護回路１４に加えられれば、この保護回路１４が動作
して、“１”が禁止回路１５に加えられる。
そこで、例えばアンド回路より構成された禁止回路１５
からの出力により直列／並列変換回路へ供給される〃分
周器１１のクロックがこの時だけ止められる。
からの出力により直列／並列変換回路へ供給される〃分
周器１１のクロックがこの時だけ止められる。
これにより２分周器１１の出力の位相が変わり、直列／
並列回路４よりの並列符号の位相を送信側と一致させる
事ができる。
並列回路４よりの並列符号の位相を送信側と一致させる
事ができる。
尚、分周器１３は出力順序変更手段による閉ループの発
振を防く為のものである。
振を防く為のものである。
第３図は第２図（ｂｌの保護回路１４の一例を示す図で
ある。
ある。
図中、３０はｐビットシフトレジスタを、３１はカウン
タを、３２〜３５は端子をそれぞれ示す。
タを、３２〜３５は端子をそれぞれ示す。
第３図に示した保護回路１４の動作は次の様である。
端子３２に第２図（ｂｌに示したＡ分周器１１よりのク
ロックが加えられ、カウンタ３１はこのクロックを例え
ばＬ個計測する度にリセットパルスをｐビットのシフト
レジスタ３０に送出している。ここで、ｐ＜してある。
ロックが加えられ、カウンタ３１はこのクロックを例え
ばＬ個計測する度にリセットパルスをｐビットのシフト
レジスタ３０に送出している。ここで、ｐ＜してある。
一方、ｐビットシフトレジスタ３０の端子りには′“ｌ
”が、端子ＣＬＨには誤りパルスが加えられる。
”が、端子ＣＬＨには誤りパルスが加えられる。
そこで、誤りパルスが９個以上端子３３に加えられると
ｐビットシフトレジスタ３０の出力端子３５は“１″に
、ｐ個以下なら“０″になり、例えば保護回路１４の出
力が“１”の場合は禁止回路１５の禁止が解除になる。
ｐビットシフトレジスタ３０の出力端子３５は“１″に
、ｐ個以下なら“０″になり、例えば保護回路１４の出
力が“１”の場合は禁止回路１５の禁止が解除になる。
（ｆｌ 発明の詳細
な説明した様に本発明によれば、受信側の比較回路から
出力される誤りパルスに依って直列／並列変換回路より
の並列符号の順序を制御する様にした為に、簡単な構成
で符号誤りを検出する事ができる。
出力される誤りパルスに依って直列／並列変換回路より
の並列符号の順序を制御する様にした為に、簡単な構成
で符号誤りを検出する事ができる。
第１図は従来の符号誤り検出回路のブロック接続図を、
第２図は本発明のブロック接続図の例を、第３図は第２
図に示した保護回路のより詳細なブロック接続図の例を
示す。 図中、３は並列／直列変換回路を、４は直列／並列変換
回路を、１１はＡ分周器を、２０は擬似ランダム符号発
生回路を、２１はクロック発生回路を、２２は比較手段
を、２３は出力順序制御手段を、６〜８及び１６と１７
は端子をそれぞれ示す。
第２図は本発明のブロック接続図の例を、第３図は第２
図に示した保護回路のより詳細なブロック接続図の例を
示す。 図中、３は並列／直列変換回路を、４は直列／並列変換
回路を、１１はＡ分周器を、２０は擬似ランダム符号発
生回路を、２１はクロック発生回路を、２２は比較手段
を、２３は出力順序制御手段を、６〜８及び１６と１７
は端子をそれぞれ示す。
Claims (1)
- 送信側にはクロックを発生するクロック発生回路と、該
クロック発生回路からのクロックの駆動により遅延差の
ある並列符号を発生する擬似ランダム符号発生回路と、
該擬像ランダム符号発生回路からの並列符号を直列符号
に変換する並列／直列変換回路を設け、受信側には受信
した該クロックを用いて該直列符号を並列符号に変換す
る直列／並列変換回路と、該直列／並列変換回路よりの
並列符号の遅延差を補償して並列符号の誤りを検出する
比較手段と、該比較手段の出力で該直列／並列変換回路
よりの並列符号の順序を制御する出力順序制御手段とを
設けた事を特徴とする符号誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5765184A JPS60200633A (ja) | 1984-03-26 | 1984-03-26 | 符号誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5765184A JPS60200633A (ja) | 1984-03-26 | 1984-03-26 | 符号誤り検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60200633A true JPS60200633A (ja) | 1985-10-11 |
| JPH0357661B2 JPH0357661B2 (ja) | 1991-09-02 |
Family
ID=13061804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5765184A Granted JPS60200633A (ja) | 1984-03-26 | 1984-03-26 | 符号誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200633A (ja) |
-
1984
- 1984-03-26 JP JP5765184A patent/JPS60200633A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0357661B2 (ja) | 1991-09-02 |
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