JPS63311829A

JPS63311829A - 受信同期回路

Info

Publication number: JPS63311829A
Application number: JP62146969A
Authority: JP
Inventors: Wataru Takemura; 竹村　渉
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-06-15
Filing date: 1987-06-15
Publication date: 1988-12-20
Anticipated expiration: 2009-01-19
Also published as: JPH065832B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はシリアルデータ伝送システムにおける受信同期
回路に関するものである。

（従来の技術）第２図は従来のこの種の受信同期回路を示すもので、図
中、１はラッチ、２は同期ビットカウンタ、３はメモリ
、４はデータビットカウンタ、５は制御回路である。

ラッチ１は、受信データａをこれに同期した受信クロッ
クｂによりラッチし、ラッチ出力Ｃを出力する。

同期ビットカウンタ２は、制御信号ｄ又は制御信号ｉに
より受信データの各フレームの最初に位置する同期ビッ
ト列のビット数がプリセットされ、受信クロックｂをク
ロックとしてダウンカウントを開始し、そのカウント値
ｅを出力するとともに、カウント結果が１０」になると
制御信号ｆを出力し、カウントを停止する。

メモリ３は、前記カウント値ｅをアドレスとして受信デ
ータａ中の正しい（正規の）同期ビット列を記憶してお
り、ここで同期ビット列の全ビット数をＮとすると、前
記カウント値ｅ−Ｎ、Ｎ−１、Ｎ−２，・・・・・・１
に対応して、前記正規の同期ビット列の第Ｍ（−Ｎ−ｅ
＋１）ビット目の同期ビットｇを出力する。

データビットカウンタ４は、制御信号ｆにより各フレー
ムの同期ビット列に続くデータビット列のビット数がプ
リセットされ、受信クロックｂをクロックとしてダウン
カウントを開始し、カウント結果が「０」になると制御
信号ｄを出力し、カウントを停止するとともに、カウン
ト開始から停止まで、データビットの受信中であること
を示すステータス信号りをハイ（Ｈ）レベルにする。

制御回路５は、ステータス信号りがロー（Ｌ）レベルの
時、ラッチ出力Ｃが同期ビットであるとして正規の同期
ビットｇと比較し、ステータス信号りがハイレベルの時
、ラッチ出力Ｃがデータビットであるとして格納する機
能と、前記比較において、受信した同期ビット列と正規
の同期ビット列とが一致した時は同期正常と判定し、ま
た、予め定められたシーケンス回数、例えば１０回連続
して同期正常と判定し得た時は同期確立とし、さらにま
た、不一致のビットを検出した時は同期異常と判定して
、制御信号ｉを出力する機能を有する。

このような受信同期回路を用いたシリアルデータ伝送シ
ステムにおいては、送信側は通信開始の際、同期を確立
するためのデータとして、同期ビット列のパターンと一
致しないパターンのみからなるデータビット列を含むデ
ータ、例えば同期ビット列が「“０．０”」の２ビツト
であるとすると、「全て“１”」のデータビット列を含
むデータを所定数、例えば前記シーケンス回数の１．５
〜２倍程度の数だけ送出する。

前記受信同期回路において、前記同期確立用のデータを
受信データａとして受信している際、同期ビット列中の
ビットに誤りが発生すると、制御回路５は前述したよう
に同期異常を検出し、制御信号ｉにより同期ビットカウ
ンタ２に同期ビット列のビット数をプリセットし、再度
、カウントを開始させ、同期異常を検出したビットの次
のビットからラッチ出力Ｃと正規の同期ビットｇとの比
較を行なわせるが、この場合、次のビットは同期ビット
列のパターンと一致しないパターンのみからなるデータ
ビット列中のビットであるから一致せず、その後、受信
データａ中の次のフレームの同期ビット列に至って一致
し、以後、前述したような動作が繰返され、同期の確立
が判定される。

また、送信側は前述した同期確立用のデータを所定数送
出すると、その後は実際に伝送すべき情報を有するデー
タビット列を含むデータの送出を開始し、また一方、前
記受信同期回路は一旦、同期が確立した後も前記同様に
して同期検出を実行する。

（発明が解決しようとする問題点）ところで、シリアルデータ伝送システムにおいては、同
期ビット列とデータビット列とを合わせた１フレームの
全ビット数に占めるデータビット列のビット数の比率を
上げ、データの転送効率を高めるために同期ビット列の
ビット数を１ビツトから数ビツト程度とすることが多い
ため、実際に伝送すべき情報を有するデータビット列中
には、同期ビット列と同一パターンのビットが高い確率
で含まれていた。

従って、前記受信同期回路において、同期確立用のデー
タにより同期が確立し、実際に伝送すべき情報を有する
データビット列を含むデータを受信している際、同期ビ
ット列中のビットに誤りが発生すると、前記同様に同期
異常を検出したビットの次のビットのラッチ出力Ｃと正
規の同期ビットｇとを比較するが、該同期異常を検出し
た同期ビット列と次のフレームの同期ビット列との間の
データビット列中の一部のビット列が正規の同期ビット
列ｇと一致してしまう場合があった。

第３図は前述した同期異常が発生じた状態における各部
の信号波形を示すもので、ここでは同期ビット列をｒＯ
，ＯＪの２ビツトとしている。

この時、制御回路５は該データビット列中の一部のビッ
ト列を正しい同期ビット列と判定してしまうため、以後
の同期検出がこのビット列を基準として、データビット
列中のビット列において行なわれることになり、結局、
再び同期異常を検出することになる。

このように従来の回路では、一旦、同期が確立した後で
あっても、同期ビット列のビットに誤りが発生すると、
前記所定のシーケンス回数のフレーム受信時間で再び同
期を確立することができず、安定したデータ伝送が困難
になるという問題点があった。

本発明は前記問題点を除去し、同期ビット列のビットに
誤りが発生しても、常に所定のシーケンス回数のフレー
ム受信時間で同期を確立し得る受信同期回路を提供する
ことを目的とする。

（問題点を解決するための手段）本発明では前記問題点を解決するため、予め定められた
ビット数の同期ビット列及びこれに続く予め定められた
ビット数のデータビット列を１フレームとし各フレーム
が途切れなく連続する受信データ中の前記同期ビット列
と、前記受信データに同期した受信クロックを前記同期
ビット列のビット数分カウントするカウンタのカウント
値に応じた正規の同期ビット列とを比較し、一致しない
時は前記カウンタを初期状態に戻して前記比較を繰返す
受信同期回路において、同期ビット列のビット数とデー
タビット列のビット数との和より同期ビット列の先頭ビ
ットから誤りビットまでのビット数を差引いたビット数
を算出する手段と、前記ビット数分の受信クロックを計
数する手段とを設け、受信した同期ビット列中のビット
に誤りを検出した場合、前記計数が終了してから前記カ
ウンタを初期状態に戻すようになした。

（作　用）本発明によれば、同期ビットに誤りが発生した場合、同
期ビット列のビット数とデータビット列のビット数との
和より同期ビット列の先頭ビットから誤りビットまでの
ビット数を差引いたビット数、即ち誤りビットからその
フレームの最終ビットまでのビットが算出され、このビ
ット数分の受信クロックがカウントされた後、即ちその
フレームのビット列が全て終了した後、カウンタが初期
状態となり、次のフレームの同期ビット列と正規の同期
ビット列との比較が行なわれる。

（実施例）第１図は本発明の受信同期回路の一実施例を示すもので
、図中、従来例と同一構成部分は同一符号をもって表わ
す。即ち、１はラッチ、２は同期ビットカウンタ、３は
メモリ、４はデータビットカウンタ、６はレジスタ、７
は加算器、８は誤りビットカウンタ、９は制御回路であ
る。

レジスタ６は受信データａ中のデータビット列のビット
数ｊを格納している。また、加算器７は制御信号ｋが出
力されると、同期ビットカウンタ２のカウント値ｅと前
記データビット列のビット数ｊとを加算し、その鎖交を
出力する。

誤りビットカウンタ８は制御信号ｋが出力されると、前
記加算値（をプリセットし、受信クロックｂをクロック
としてダウンカウントを開始するとともに、カウント開
始から停止までの間、ハイレベルの制御信号ｍを出力す
る。

制御回路９は前記制御回路５の機能に加えて、同期異常
を検出した時、それ以前に同期が確立していなければ制
御信号ｉを出力し、同期が確立していれば制御信号ｋを
出力する機能と、制御信号ｍがハイレベルの間、動作を
停止し、該制御信号ｍがハイレベルからローレベルに変
化した時、制御信号ｉを出力する機能とを有する。

前記構成において、同期が確立した後、同期ビット列の
ビットに誤りが発生すると、制御回路９は制御信号ｋを
出力する。加算器７は前記制御信号ｋを受けて、同期ビ
ット列のビット数とデータビット列のビット数との和よ
り同期ビット列の先頭から同期異常を検出したビットま
でのビット数を引いたビット数を計算する。また、誤り
ビットカウンタ８は前記制御信号ｋを受けて、加算器７
の出力値Ｑをプリセットするとともに、ダウンカウント
を開始し、さらに制御信号ｍをハイレベルにする。

制御回路９は前記制御信号ｍがローレベルになるまで、
即ち同期異常を検出したフレームの次のフレームの同期
ビット列の先頭ビットがラッチ１にラッチされるまで待
機し、該制御信号ｍがローレベルになると、制御信号ｉ
を出力し、これによって、予め定められた同期ビット列
のビット数を同期ビットカウンタ２にプリセットし、カ
ウントを開始させるとともに、メモリ３より正規の同期
ビット列の先頭ビットを出力させる。

従って、同期異常を検出した同期ビット列を含むフレー
ムの次のフレームの同期ビット列の先頭ビットから、正
規の同期ビット列との比較を行なわせることができる。

第４図は本回路において、同期確立後に同期異常が発生
した場合の各部の波形の一例を示すものである。

（発明の効果）以上説明したように本発明によれば、データビット列中
のビットを同期ビット列と誤認識することがなく、常に
各フレームの同期ビット列のみを正規の同期ビット列と
比較できるから、該同期ビット列のビットに誤りが発生
しても予め定められたシーケンス回数のフレーム受信時
間で再び同期を確立でき、安定したデータ伝送を実現で
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の受信同期回路の一実施例を示す構成図
、第２図は従来の受信同期回路の一例を示す構成図、第
３図は第２図の回路の各部の信号波形の一例を示す図、
第４図は第１図の回路の各部の信号波形の一例を示す図
である。１・・・ラッチ、２・・・同期ビットカウンタ、３・・
・メモリ、４・・・データビットカウンタ、６・・・レ
ジスタ、７・・・加算器、８・・・誤りビットカウンタ
、９・・・制御回路。

Claims

【特許請求の範囲】予め定められたビット数の同期ビット列及びこれに続く
予め定められたビット数のデータビット列を１フレーム
とし各フレームが途切れなく連続する受信データ中の前
記同期ビット列と、前記受信データに同期した受信クロ
ックを前記同期ビット列のビット数分カウントするカウ
ンタのカウント値に応じた正規の同期ビット列とを比較
し、一致しない時は前記カウンタを初期状態に戻して前
記比較を繰返す受信同期回路において、同期ビット列のビット数とデータビット列のビット数と
の和より同期ビット列の先頭ビットから誤りビットまで
のビット数を差引いたビット数を算出する手段と、前記ビット数分の受信クロックを計数する手段とを設け
、受信した同期ビット列中のビットに誤りを検出した場合
、前記計数が終了してから前記カウンタを初期状態に戻
すようになしたことを特徴とする受信同期回路。