SU1578825A2 - Устройство дл передачи и приема дискретной информации с коррекцией ошибок - Google Patents

Abstract

Изобретение относитс  к технике электросв зи. Цель изобретени  - повышение достоверности передачи путем вы влени  нарушени  пор дка нумерации квитанции. Устройство содержит на передаче источник 1 информации, коммутатор 2, кодер 3, формирователь 4 выходного сигнала, блок 5 пам ти, сумматор 6, блок 7 сравнени  последовательности синхронизирующих импульсов, а на приеме - дополнительный блок 8 пам ти, блок 9 выделени  сигнала, входной накопитель 10, декодер 11, блок 12 управлени  записью, блок 13 приема служебной информации, накопитель 14 приема, потребитель 15, счетчик 16 прин тых блоков, накопитель 17 запросов, формирователь 18 сигнала квитанции, блок 19 восстановлени  квитирующего номера, дешифратор 20 сигнала квитанции, блок 21 сравнени  контрольных битов, счетчик 22 ожидаемых квитанций, решающий блок 23. Введенна  совокупность блоков позвол ет вы вл ть нарушени  пор дка нумерации квитанций и тем самым достичь поставленной цели. 1 ил.

Description

дополнительный блок 8 пам ти, блок 9 выделени  сигнала, входной накопитель 10, декодер II, блок 12 управлени  записью, блок 13 приема служебной информации, накопитель 14 приема , потребитель 15, счетчик 16 прин тых блоков, накопитель 17 запросов, формирователь 18 сигнала квитанции, блок 39 восстановлени  квитирующего номера, дешифратор 20 сигнала квитанции , блок 21 сравнени  контрольных битов, счетчик 22 ожидаемых квитанций и решающий блок 23.

Счетчик 16 прин тых блоков и счет чик 22 ожидаемых квитанций в исходное состо ние устанавливаютс  только в режиме циклового фазировани . Та35

Устройство работает следующим образом .

Дискретный сигнал на передаче, поступающий от источника 1 информации, раздел етс  в коммутаторе 2 на блоки, 40 ка  начальна  установка счетчиков 16 каждый из которых дополн етс  в сум- и 22 производитс  как на передающем

устройства, которое вырабатывает первую последовательность, а таким устройством может быть как передающа  часть, так и приемна  часть).

На приемной стороне прин тый из канала дискретный сигнал через блок 9 выделени  сигнала проходит на входы декодера 11 и входного накопител  10. Кроне того, что импульсы синхронизации границ блоков с выхода блока 9 выделени  сигнала поступают в блок 7, они подаютс  также на блок 19 вос- с ановлени  квитирующего номера и на вход счетчика 16 прин тых блоков.

Счетчик 16 прин тых блоков и счетчик 22 ожидаемых квитанций в исходное состо ние устанавливаютс  только в режиме циклового фазировани . Та

ка  начальна  установка счетчиков 16 и 22 производитс  как на передающем

маторе 6 служебными битами, а в формирователе 4 выходного сигнала - проверочными битами, выработанными кодером 3. Из формировател  4 выходной сигнал поступает в канал св зи. Одновременно информационные части блоков, выход щие из коммутатора, последовательно записываютс  в блок 5 пам ти так, что каждый записанный информационный блок имеет свой адрес в блоке 5 пам ти на случай повторени . Служебные биты, поступающие на сумматор 6 из формировател  18 сигнала квитанции на приемной стороне, . структурно состо т из битов циклического номера квитанции, битов содержани  квитанции (запрос или подтверждение на прин тый последним блок

5

0

5

пункте, так и на приемном, поэтому состо ние счетчика 22 ожидаемых квитанций на пункте передачи соответствует показани м счетчика 16 прин тых блоков на пункте приема.

В декодере 11 производитс  проверка прин того блока на наличие ч нем ошибок. Если декодер 11 не обнаруживает ошибок в прин том кодовом блоке, то информационна  часть блока из входного накопител  10 через блок 12 управлени  записью переписываетс  в накопитель 14 приема на место, определ емое счетчиком 16 числа прин тых блоков, и через некоторое врем  выдаетс  потребителю 15 информации. Одновременно служебна  часть блока перезаписываетс  через блок 13 гшиема

5

служебной информации частично в блок 19 восстановлени  квитирующего номера (разр ды номера квитанции), частично в дешифратор 20 сигнала квитанции (разр ды содержани  квитанции) и частично в блок 21 сравнени  контрольных битов( разр д контрольного бита).

В блоке 21 контрольный бит запоминаетс  до приема следующего блока. При этом вс кий раз осуществл етс  сравнение значений контрольного бита из вновь прин того блока и из предыдущего блока информации. Если значени  этих битов совпадают, то, следовательно , на пункте приема блока информации не было расхождени  скоростей его приема и передачи квитанции на этот блок. Несовпадение контрольных битов свидетельствует о расхождении скоростей до величины, способной вызвать нарушение циклической нумерации квитанций.

В блоке 19 восстановлени  квитирующего номера по синхронизирующим сигналам, приход щим от блока 9, и полученным разр дам номера квитанции производитс  восстановление квитирующего номера /1 если номер квитанции передавалс  не полностью. С выхода блока 19 восстановленный код номера прин той квитанции поступает на один из входов сравнени  решающего блока 23. На другой вход сравнени  решающего блока 23 поступает код ожидаемого номера квитанции, который формируетс  счетчиком 22 ожидаемых квитанций,

При совпадении кодов ожидаемого и прин того номеров квитанции решающий блок 23 разрешает прохождение квитирующего номера на адресный вход дешифратора 20 сигнала квитанции. По квитирующему номеру и битам содержани  квитанции, приход щим на его ин- Аормационный вход, дешифратор 20 сигнала квитанции1 вырабатывает сигнал управлени  коммутатором 2: сигнал о передаче в очередном блоке новой информации от источника 1 или сигнал о повторении информации, хран щейс  в блоке 5 пам ти по адресу, соответствующему номеру квитанции. Одновременно сигнал управлени  записываетс  в дополнительный блок 8 пам ти и используютс  дл  управлени  коммутатором 2 в тех случа х, когда в следующем прин том блоке декодер 11 обна78Я256

ружит ошибку,или по специальному сигналу из решающего блока 23.

Значение счетчика 22 ожидаемых квитанций наращиваетс  на 1 при каждой

5 выдаче квитанции из дешифратора 20. При несовпадении кода принимаемого номера квитанции с кодом ожидаемого номера квитанции решающий блок 23 п переходит к анализу сигнала, полученного от блока 2) сравнени  контрольных битов. Если на выходе блока 21 сигнал не свидетельствует о расхождении скоростей передачи и приема, то

., решающий блок 23 выдает на кодер 3 управл ющий сигнал о переходе системы в режим циклового фазировани , так как в этом случае несовпадение указанных кодов свидетельствует веро тнее

20 всего о случайном сбое счетчика 16 прин тых блоков и поэтому его необходимо откорректировать (что возможно только в режиме циклового фазировани ). Если на выходе блока 21 сигнал

25 свидетельствует о расхождении скоростей передачи и приема на противоположном пункте, то решающий блок 23 возвращаетс  к анализу кодов прин того и ожидаемого номеров квитанции.

JQ При этом если значение прин того номера больше значени  ожидаемого номера квитанции, то решающий блок 23 формирует сигналы дл  организации выдачи двух квитанций: прин той из канала квитанции и 5 предыдущей, котора  потер на. Перва  из этих квитанций формируетс  обычным способом: номер этой квитанции поступает из блока 19 восстановлени  квитирующего номера через решающий блок 23 на дешифратор 20, а содержание беретс  из соответствующего служебного бита, поступающего на дешифратор 20 с выхода блока 13 приема служебной информации. Дл  формировани  второй (потер нной) квитанции ее номер решающий блок 23 выбирает из счетчика 22 ожидаемых квитанций, а содержание - из другого бита полученной квитанции. Кроме того, решаю- щий блок 23 формирует сигнал дл  наращивани  на 1 значени  счетчика 22 ожидаемых квитанций при каждой выдаче квитанции на коммутатор 2, Этот сигнал через дешифратор 20 поступает

55 на вход счетчика 22.

Если значение прин того номера меньше значени  ожидаемого что оз40

начает прием подр д двух блоков с одинаковыми квитанци ми) , то решающий блок 23 блокирует дешифратор 20 и квитанци  в данном цикле не выдаетс , а показани  счетчика 22 не нара- щивафтс ,

Если декодер 11 обнаруживает ошибку в прин том кодовом блоке, то блок 12 управлени  записью маскирует в накопителе 14 приема место, номер которого указываетс  счетчиком 16 прин тых блоков, дл  последующего его заполнени  при повторной передаче .

Блок 13 приема служебной информации блокирует перезапись служебной информации из входного накопител  10 в блок -19 восстановлени  квити- рующих номеров, дешифратор 20 и блок 21 сравнени  контрольных битов.

Сигнал об обнаружении или необнаруже нии ошибок в прин том кодовом блоке; вырабатываемый декодером 11, поступает также в накопитель 17 запросов, в котором запоминаетс  на врем , равное времени передачи одного блока. Из накопител  17 Запросов в формирователь 18 сигнала квитанции передаетс  информаци  о наличии ошибок в последнем прин том блоке, а также в блоке, предшествующем ему. По этой .информации и по номеру последнего прин того блока, поступающему из счетчика 16 прин тых блоков, формирователь 18 сигнала квитанции формирует биты содержани  квитанции и биты циклического номера. К такой квитанции добавл етс  контрольный бит, вырабатываемый блоком 7, и с по- мощью сумматора 6 вс  служебна  инфор

o

5

, 0

0

5

0

5

маци  вставл етс  в последовательность передаваемого блока.

Claims (1)

1. Формула изобретени 

   Устройство дл -передачи и приема дискретной информации с коррекцией ошибок по авт. св. № 809615, отличающеес  тем, что, с целью повышени  достоверности передачи путем вы влени  нарушени  пор дка нумерации квитанций, на передаче введен блок сравнени  последовательностей синхронизирующих импульсов к сигнальному входу которого подключен дополнительный выход коммутатора, при этом синхронизирующий вход и выход блока сравнени  последовательностей синхронизирующих импульсов соединены соответственно с синхронизирующим выходом блока выделени  сигнала и с дополнительным входом формировател  сигнала квитации на приеме, а на приеме введены счетчик ожидаемых квитанций , к входу которого подключен второй выход дешифратора -сигнала квитанции , решающий блок и блок сравнени  контрольных битов, к входу которого подключен выход блока приема служебной информации, причем выход блока восстановлени  квитирующего номера через ретаающий блок, второй вход которого соединен с выходом счетчика ожидаемых квитанций, подключен к первому входу дешифратора сигнала квитанции, а выход блока сравнени  контрольных битов соединен с третьим входом решающего блока, выход которого подключен к дополнительному входу кодерч на передаче. .