JPH066341A - 調歩同期方式通信のための受信回路 - Google Patents

Abstract

(57)【要約】 【目的】 キャラクタビット長の設定が送信側より１つ
大きい場合に確実にシリアルデータを受信できる調歩同
期方式通信のための受信回路を提供する。 【構成】 受信回路は受信クロック及び入力シリアルデ
ータの加工回路１５を備えており、この回路１５には、
外部からのシリアル通信データの入力信号Ｔ１が入力さ
れ、その入力信号を加工しスタートビット検出／シフト
クロック生成回路１０及びシフト回路１１に信号Ｓ７と
して出力すると同時に、クロックＣＬＫとクロックＣＬ
Ｋの４倍の周波数のクロックＣＬＫ２とが入力され、こ
れを加工し、ＣＬＫ１としてスタートビット検出／シフ
トクロック生成回路１０に出力する。信号Ｓ７は、仮想
ストップビットが付加されたシリアル通信データであ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理機器等の間
（パソコンとプリンタ間等）でのデータ通信手段として
用いられるシリアル通信である、調歩同期方式での通信
機能を有する情報処理機器にて利用されるシリアル受信
回路に関する。

【０００２】

【従来の技術】調歩同期式シリアル通信でのキャラクタ
（シリアル送受信データ）は図７に示す如くシリアルビ
ット列で送信され、受信回路はこのシリアルビット列を
図５のフローに従い動作し、正しいキャラクタを合成す
る。

【０００３】図７において、マーク（Ｍａｒｋ）は、伝
送線上に通信データがない時の状態“Ｈｉｇｈ”レベル
を、ＳＴＡはスタートビット、即ち、１キャラクタビッ
トと同一パルス幅の“Ｌｏｗ”レベルパルスであり、送
受信間の同期をとる為のビットである。また、ｂ0 〜ｂ
N は、通信すべきデータのシリアルビット列であり、Ｓ
ＴＡに続きＬＳＢビット（ｂ0 ）から送信される。ＳＴ
Ｏは、ストップビットであり、キャラクタビット列に続
く“Ｈｉｇｈ”レベルパルスである。パルス幅は１キャ
ラクタビット幅と同一であり、同期の検証用ビットであ
る。

【０００４】また、送信ビット列は連続してキャラクタ
送信を行う場合、所定の期間のストップビットを確保の
後、これに続き、マーク状態なしで次のスタートビット
を送信する事が可能であり、この場合は図８に示すビッ
ト列を送信することになる。

【０００５】図６は従来の調歩同期式シリアル受信を実
現する回路構成を示す。以下、図５及び図６を参照して
動作を説明する。

【０００６】Ｔ１は受信回路外部より入力されるシリア
ル通信データの入力信号である。スタートビット検出／
シフトクロック生成回路３０は、シリアル入力信号のス
タートビットの立ち下がりエッヂを検出し（図５のステ
ップＳ１０）、所定の期間（１キャラクター幅の期間）
“Ｌｏｗ”レベルであることを判定し、回路３０に入力
されるクロック“ＣＬＫ”を基にシフトクロックＳＣＬ
Ｋを生成し出力する。さらに、このスタートビットを検
出したことを示す信号Ｓ１を出力する。シフト回路３１
は信号Ｓ１より起動され、キャラクタビット長設定／制
御回路３３から出力されたシフト期間を示す信号Ｓ２が
アクティブの期間シフトクロックＳＣＬＫにより入力信
号Ｔ１のシリアルデータを１キャラクタフレーム分シフ
トする回路である（図５のステップＳ１１参照）。

【０００７】キャラクタビット長設定／制御回路３３は
外部ＭＰＵ等から設定されたキャラクタビット長に基づ
き、シフト回路３１を動作させるべき期間を示す信号Ｓ
２を出力すると同時に、シフト終了を示す信号Ｓ３を出
力する。ラッチ／データ出力回路３４は信号Ｓ３を受取
り、シフト回路３１から出力されるシフト結果Ｓ４をラ
ッチ回路にラッチし（図５のステップＳ１３参照）、外
部ＭＰＵからの要求に応じバスＢ１を通じて出力する回
路である。フレーミングエラー検出回路３２は信号Ｓ３
発生時に、シフト結果Ｓ４の内のストップビットにあた
る状態を判定し（ステップＳ１２）、同期ミスがなかっ
たかどうか（フレーミングエラーの有無）を判別する回
路である（図５のステップＳ１４参照）。

【０００８】この種の通信では、送信側のキャラクタビ
ット長は必ずしも受信側では明かではなく、従って、１
キャラクタフレーム内のキャラクタビット長が送信側と
受信側との間で差異がある場合に、フレーミングエラー
が発生する。

【０００９】しかしながら、キャラクタビット長の差異
があっても、任意の２個のキャラクタフレームの間に必
ず所定の期間以上のマーク状態が挿入されれば、フレー
ミングエラーとならない。この時受信されたキャラクタ
は、受信側で設定されたキャラクタビット長（Ｎ）で合
成されるため、送信側から送られるキャラクタビット長
（ｎ）との差（Ｎ−ｎ）分は論理“１”のビットとして
合成されることになる。以上を図９に示す。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
条件が満たされず所定期間以上のマーク状態が挿入され
なければ、送信側のキャラクタは正しく受信側で再生で
きないという問題がある。この時の例を送信側キャラク
タビット長を７、受信側キャラクタビット長を８とした
時送信キャラクタ１６進数“０Ｃ”を３キャラクタ連続
して送信した場合を図１０に示す。送信側キャラクタビ
ット数が７である場合には、上位３ビットと下位４ビッ
トで１つのキャラクタを送信でき、図１０に示す例では
上位３ビット”０００”が１６進数”０”、下位４ビッ
ト”１１００”が１６進数”Ｃ”である。

【００１１】この場合、受信側では最初のキャラクタで
フレーミングエラーとなるが下位７ビットについては送
信側データを正しく受信している。しかしながら、受信
回路では、一旦フレーミングエラーとなった時には次の
スタートビット検出はシリアルデータに次の立ち下がり
エッヂを検出する迄受信動作を行なわない為、受信側で
は送信された第２番目のキャラクタと第３番目のキャラ
クタとで１つのキャラクタ受信しか行なわれず、しか
も、このデータも送信されたデータとは全く異なるもの
となってしまう。

【００１２】他方、キャラクタビット長設定／制御回路
３３は、キャラクタビット長を送信側に合わせて変更で
きるが、フレーミングエラーが発生した後は、図１０に
示したのと同様に、キャラクタを正常に読み取ることは
できない。従って、これらの方法だと、シリアルデータ
の再送を行うしかなかった。

【００１３】この為、受信側で送信側データを再生する
ことは非常に困難である。

【００１４】従って、本発明は、キャラクタビット長の
設定が送信側より１つ大きい場合に確実にシリアルデー
タを受信できる調歩同期方式通信のための受信回路を提
供するものである。

【００１５】

【課題を解決するための手段】本発明によれば、複数の
キャラクタビット列よりなるシリアルデータを受信する
調歩同期方式通信のための受信回路であって、シリアル
データのフレーミングエラーの発生を検出し且つ該フレ
ーミングエラーが発生したキャラクタビット列の最上位
ビットがストップビットと同一のレベルにあると認識し
た場合に所定の信号を発生する手段と、該手段の発生し
た所定の信号によって起動され、キャラクタビット列の
仮想的な区切りをシリアルデータに付加する手段とを備
えた調歩同期方式通信のための受信回路が提供される。

【００１６】

【作用】キャラクタビット列よりなるシリアルデータを
受信する調歩同期方式通信において、受信側のキャラク
タビット長の設定値がＮでありかつ送信側のキャラクタ
ビット長がＮ−１である場合に、フレーミングエラーが
発生し得る。この際、フレーミングエラーを検出する手
段がエラー発生を検出し、これを知らせる検出信号を発
する。また、送信されたキャラクタビット列の最上位ビ
ット、即ちＮ番目のビットはストップビットであるの
で、これによって、仮想的な区切りをシリアルデータに
付加する手段が、仮想的な区切りをシリアルデータに付
加してこれを送出する。具体的には、フレーミングエラ
ーが発生した１キャラクタビットフレームの次の１キャ
ラクタフレームのスタートビットに仮想的なストップビ
ット及びスタートビットを付加する。

【００１７】

【実施例】以下、実施例を用いて、本発明を詳細に説明
する。

【００１８】図１は、本発明に係わる調歩同期方式通信
のための受信回路の一実施例のブロック図である。

【００１９】スタートビット検出／シフトクロック生成
回路１０は、シリアル入力信号のスタートビットの立ち
下がりエッヂを検出し、所定の期間（１キャラクタビッ
ト幅の期間）“Ｌｏｗ”レベルであることを判定し、入
力されるクロックＣＬＫ１を基にシフトクロックＳＣＬ
Ｋを生成し出力する。さらに、このスタートビットを検
出したことを示す信号Ｓ１を出力する。

【００２０】シフト回路１１は、信号Ｓ１より起動さ
れ、キャラクタビット長設定／制御回路１３から出力さ
れたシフト期間を示す信号Ｓ２がアクティブの期間シフ
トクロックＳＣＬＫにより入力信号Ｔ１のシリアルデー
タを１キャラクタフレーム分シフトする回路である。

【００２１】キャラクタビット長設定／制御回路１３は
外部ＭＰＵ等から設定されたキャラクタビット長に基づ
き、シフト回路１１を動作させるべき期間を示す信号Ｓ
２を出力すると同時に、シフト終了を示す信号Ｓ３を出
力する。

【００２２】ラッチ／データ出力回路１４は信号Ｓ３を
受取り、シフト回路１１から出力されるシフト結果Ｓ４
をラッチ回路にラッチし、外部ＭＰＵからの要求に応じ
バスＢ１を通じて出力する回路である。

【００２３】シリアルデータのフレーミングエラーの発
生を検出し且つフレーミングエラーが発生したキャラク
タビット列の最上位ビットがストップビットと同一のレ
ベルにあると認識した場合に所定の信号を発生する手段
に対応するフレーミングエラー検出回路１２は、フレー
ミングエラー発生を示す出力信号Ｓ５を出力し、さらに
最上位ビット（キャラクタビット長設定／制御回路１３
に設定されるキャラクタビット長がＮである場合のｂN-
1 に当たるビット）が“Ｈｉｇｈ”レベルであり、かつ
フレーミングエラーが発生した条件を示す信号Ｓ６を受
信クロック及び入力シリアルデータの加工回路１５へと
出力する。

【００２４】本発明の主要部分である仮想的な区切りを
シリアルデータに付加する手段に対応する受信クロック
及び入力シリアルデータの加工回路１５には、外部から
のシリアル通信データの入力信号Ｔ１が入力され、その
入力信号を加工しスタートビット検出／シフトクロック
生成回路１０及びシフト回路１１に信号Ｓ７として出力
すると同時に、クロックＣＬＫとクロックＣＬＫの４倍
の周波数のクロックＣＬＫ２とが入力され、これを加工
し、ＣＬＫ１としてスタートビット検出／シフトクロッ
ク生成回路１０に出力する。信号Ｓ７は、仮想ストップ
ビットが付加されたシリアル通信データである。尚、ク
ロックＣＬＫは、信号Ｔ１の１６倍以上の周波数を有し
ており、送信レートのべき乗倍周波数のクロック信号で
ある。

【００２５】本実施例による受信回路でのタイミングチ
ャートを図２及び図３に示す。図３は、図２のＡ部の拡
大図である。

【００２６】スタートビット検出／シフトクロック生成
回路１０より出力されるシフトクロックＳＣＬＫは、入
力クロックＣＬＫ１を分周したクロックでありこのクロ
ックの立ち下がりエッヂによりシフト回路１１はシフト
動作を行なう。従って、より正確に入力信号Ｔ１のシリ
アルデータをシフトする為にはシフトクロックＳＣＬＫ
の立ち下がりはキャラクタビットの中点にくる様にスタ
ートビット検出／シフトクロック生成回路１０で調整さ
れている。受信クロック及び入力シリアルデータの加工
回路１５は、信号Ｓ６がアクティブとなるタイミングに
応じて、Ｔ１からの入力シリアルデータのストップビッ
トを加工しキャラクタビット幅の １／４周期に当たる
“Ｈｉｇｈ”パルス２２を入れてこれをスタートビット
検出／シフトクロック生成回路１０及びシフト回路１１
にシリアルデータ信号Ｓ７を出力する。

【００２７】ここで、パルス２２の幅は１／４周期分で
ある必要はなく、ストップビットＳＴＯとして認識され
る幅を有していれば良い。

【００２８】さらに、この“Ｈｉｇｈ”パルスから次の
送信キャラクタの最下位ビットｂ0に当たるデータがＴ
１信号に現れる迄の期間、スタートビット検出／シフト
クロック生成回路１０への出力クロックＣＬＫ１をＣＬ
Ｋの４倍の周波数とする。この周波数は、”Ｈｉｇｈ”
パルス２２の幅、１／４周期で決まる。即ち、ストップ
ビットＳＴＯを１／４周期に設定して付加するために、
この逆数の４倍の周波数にクロックＣＬＫ１を設定す
る。

【００２９】従って、スタートビット検出／シフトクロ
ック生成回路１０及びシフト回路１１に対して、信号Ｓ
６がアクティブとなるタイミングで仮想的なストップビ
ットが与えられることとなり、フレーミングエラーが発
生しても正しくキャラクタ受信ができる。

【００３０】これにより、送信側キャラクタビット長と
受信側設定キャラクタビット長との差異から発生する受
信エラーのうち、送信側が受信側設定キャラクタビット
長より１だけ少ない場合に限り、最上位ビットのみを無
視すれば、送信側キャラクタを正しく再生でき、たとえ
エラーを起しても受信側で正しくキャラクタ受信を行い
得る。

【００３１】図４に、受信回路の本実施例における、送
信側キャラクタフレーム及び受信側キャラクタフレーム
の通信状況を示す。

【００３２】例として、送信側キャラクタビット長を
７、受信側設定キャラクタビット長を８とした場合を示
す。

【００３３】本発明での受信回路では上図に示す通り、
受信側であらかじめ設定されたキャラクタビット長Ｎの
最上位ビット（ｂN-1 ）が“Ｈｉｇｈ”レベルで且つフ
レーミングエラーとなった時、この時点で次の“Ｌｏ
ｗ”レベルパルス、即ち次のキャラクタビット列のスタ
ートビットを加工してストップビットを付加して、これ
によってその次のキャラクタビット列のスタートビット
も確保して、次のビットを最下位ビット（ｂ0 ）として
受信を行なう様にしたものであり、これにより送信側が
Ｎ−１のキャラクタビット長で構成されたキャラクタフ
レームを連続して送信しても送信データを正しく再生す
る事を可能とするものである。

【００３４】

【発明の効果】以上詳細に説明したように、本発明によ
る受信回路は、シリアルデータのフレーミングエラーの
発生を検出し且つ該フレーミングエラーが発生したキャ
ラクタビット列の最上位ビットがストップビットと同一
のレベルにあると認識した場合に所定の信号を発生する
手段と、該手段によって発生した所定の信号によって起
動され、仮想的な区切りをシリアルデータに付加する手
段とを備えたので、送信側のキャラクタビット列が１小
さい場合に、受信したキャラクタ列を正しく再生でき、
たとえフレーミングエラーを起しても受信側で正しくキ
ャラクタ受信を行い得る。

【図面の簡単な説明】

【図１】本発明に係わる調歩同期方式通信のための受信
回路の一実施例のブロック図である。

【図２】図１に示す受信回路の信号のタイミングチャー
ト図である。

【図３】図２に示す受信回路の信号のタイミングチャー
ト図の一部拡大図である。

【図４】図１に示す受信回路における、送信側キャラク
タフレーム及び受信側キャラクタフレームの通信状況を
示す図である。

【図５】従来の受信回路の動作フローを示すフローチャ
ート図である。

【図６】従来の調歩同期方式通信のための受信回路の一
実施例のブロック図である。

【図７】従来の受信回路におけるキャラクタの一例を示
す説明図である。

【図８】従来の受信回路におけるキャラクタの一例を示
す説明図である。

【図９】受信側のキャラクタビット長がＮであり、送信
側のキャラクタビット長がＮ−１である場合のキャラク
タ受信の一例を示す説明図である。

【図１０】受信側のキャラクタビット長がＮであり、送
信側のキャラクタビット長がＮ−１である場合のキャラ
クタ受信においてフレーミングエラーの発生を示す説明
図である。

【符号の説明】

１０ スタートビット検出／シフトクロック生成回路 １１ シフト回路 １２ フレーミングエラー検出回路 １３ キャラクタビット長設定／制御回路 １４ ラッチ／データ出力回路 １５ 受信クロック及び入力シリアルデータの加工回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三上 浩 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のキャラクタビット列よりなるシリ
   アルデータを受信する調歩同期方式通信のための受信回
   路であって、シリアルデータのフレーミングエラーの発
   生を検出し且つ該フレーミングエラーが発生したキャラ
   クタビット列の最上位ビットがストップビットと同一の
   レベルにあると認識した場合に所定の信号を発生する手
   段と、該手段の発生した所定の信号によって起動され、
   キャラクタビット列の仮想的な区切りを前記シリアルデ
   ータに付加する手段とを備えた調歩同期方式通信のため
   の受信回路。