JPH04185135A - デジタル通信網のストップビット調整装置 - Google Patents
デジタル通信網のストップビット調整装置Info
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- JPH04185135A JPH04185135A JP2316341A JP31634190A JPH04185135A JP H04185135 A JPH04185135 A JP H04185135A JP 2316341 A JP2316341 A JP 2316341A JP 31634190 A JP31634190 A JP 31634190A JP H04185135 A JPH04185135 A JP H04185135A
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- 238000012545 processing Methods 0.000 claims abstract description 4
- 238000012544 monitoring process Methods 0.000 claims description 20
- 238000005070 sampling Methods 0.000 claims description 6
- 238000004891 communication Methods 0.000 abstract description 10
- 238000003780 insertion Methods 0.000 abstract description 8
- 230000037431 insertion Effects 0.000 abstract description 8
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000009432 framing Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 1
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- 125000000391 vinyl group Chemical group [H]C([*])=C([H])[H] 0.000 description 1
- 229920002554 vinyl polymer Polymers 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、調歩同期でデジタルデータ公衆通信網（ＩＳ
ＤＮ）を利用する際、位相調整をするためにストップビ
ットを間引き、それを受けた受信側で簡単にストップビ
ットを再生する方式のストップビット調整回路に関する
。
ＤＮ）を利用する際、位相調整をするためにストップビ
ットを間引き、それを受けた受信側で簡単にストップビ
ットを再生する方式のストップビット調整回路に関する
。
ストップビットを間引く方式は、従来、フレーミングエ
ラーが発生するために許されないという課題がある。
ラーが発生するために許されないという課題がある。
しかしデジタルデータ公衆通信網（Ｉ ｎｔｅｇｒａｔ
ｅｄＳｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｎｅｔｗｏｒ
ｋ、 ｌ５ＤＮ）の出現によりデジタル化が進み、調
歩式データのような非同期で動くデータをｌ５ＤＮ等に
利用した場合、速度偏差により送り側は位相調整を行う
ためにストップビットを間引く場合が発生した。
ｅｄＳｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｎｅｔｗｏｒ
ｋ、 ｌ５ＤＮ）の出現によりデジタル化が進み、調
歩式データのような非同期で動くデータをｌ５ＤＮ等に
利用した場合、速度偏差により送り側は位相調整を行う
ためにストップビットを間引く場合が発生した。
ストップビットが間引かれたかどうかは相手側には判断
できないため、そのまま受信するとフレーミングエラー
となりデータを正しく受けられないことがある。
できないため、そのまま受信するとフレーミングエラー
となりデータを正しく受けられないことがある。
本発明の目的は、受信シリアルデータのストップビット
の監視及びストップビットを付加する機能並びにストッ
プビットを付加することにより発生する遅延を吸収する
機能を簡単に実現することにより、調歩データもデジタ
ルデータ公衆通信網を利用できるようにすることである
。
の監視及びストップビットを付加する機能並びにストッ
プビットを付加することにより発生する遅延を吸収する
機能を簡単に実現することにより、調歩データもデジタ
ルデータ公衆通信網を利用できるようにすることである
。
本発明回路は上記の課題を解決し上記の目的を達成する
ため、図示のように受信シリアルデータＨを入力しスタ
ートビットを監視するスタートビット監視部へと、受信
データの調歩データ長を設定しラッチする調歩データセ
ットラッチ部Ｂと、スタートビットを検知して調歩デー
タ長をスタートビットからカウントアツプしストップビ
ットを監視しストップビット目にデータがＨレベルかＬ
レベルかのチェックを行いＨレベルならそのまま受信し
、Ｌレベルならば受信バッファ出力の１クロック受信を
止める指示を行い、１クロック分Ｈレベルの挿入を指示
するストップビット監視部Ｃと、ブレーク検出を行いス
ペース極性がこないことを確認し、調歩データ長にスペ
ース極性が続いた場合ストップビットの付加を禁止する
ブレークコード監視部りと、ストップビットがない場合
１クロック分サンプリングを止めるストップビット調整
クロックを得るストップビット調整クロック発生部Ｅと
、ストップビットがない場合１クロック分マーク極性を
出力しストップビットを付加して受信データ処理装置へ
の受信データ■を調整する調歩データ補正回路Ｆと１ビ
ット挿入による送。
ため、図示のように受信シリアルデータＨを入力しスタ
ートビットを監視するスタートビット監視部へと、受信
データの調歩データ長を設定しラッチする調歩データセ
ットラッチ部Ｂと、スタートビットを検知して調歩デー
タ長をスタートビットからカウントアツプしストップビ
ットを監視しストップビット目にデータがＨレベルかＬ
レベルかのチェックを行いＨレベルならそのまま受信し
、Ｌレベルならば受信バッファ出力の１クロック受信を
止める指示を行い、１クロック分Ｈレベルの挿入を指示
するストップビット監視部Ｃと、ブレーク検出を行いス
ペース極性がこないことを確認し、調歩データ長にスペ
ース極性が続いた場合ストップビットの付加を禁止する
ブレークコード監視部りと、ストップビットがない場合
１クロック分サンプリングを止めるストップビット調整
クロックを得るストップビット調整クロック発生部Ｅと
、ストップビットがない場合１クロック分マーク極性を
出力しストップビットを付加して受信データ処理装置へ
の受信データ■を調整する調歩データ補正回路Ｆと１ビ
ット挿入による送。
受信の時間的なずれを調整する受信バッファＧよりなる
構成としたものである。
構成としたものである。
受信シリアルデータＨがスタートビット監視部Ａに入力
されてラッチされＬ極性を監視しカウント開始を始める
。受信データの調歩データ長が調歩データセットラッチ
部Ｂにより設定されラッチされる。この調歩データ長は
ストップビット制御部Ｃに入力されてスタートビットか
らカウントアツプされ、ストップビットが監視されてス
トップビット目にデータがＨレベルかＬレベルかのチェ
ックが行われ、Ｈレベルならそのまま受信され、Ｌレベ
ルならばストップ調整クロック発生部Ｅの１クロック受
信が止められ、調歩補正回路Ｆにより１クロック分Ｈレ
ベルが挿入される。この時１ビットの挿入により受信シ
リアルデータＨと受信データＩに時間的ずれが生じるが
受信バッファＧにより吸収される。
されてラッチされＬ極性を監視しカウント開始を始める
。受信データの調歩データ長が調歩データセットラッチ
部Ｂにより設定されラッチされる。この調歩データ長は
ストップビット制御部Ｃに入力されてスタートビットか
らカウントアツプされ、ストップビットが監視されてス
トップビット目にデータがＨレベルかＬレベルかのチェ
ックが行われ、Ｈレベルならそのまま受信され、Ｌレベ
ルならばストップ調整クロック発生部Ｅの１クロック受
信が止められ、調歩補正回路Ｆにより１クロック分Ｈレ
ベルが挿入される。この時１ビットの挿入により受信シ
リアルデータＨと受信データＩに時間的ずれが生じるが
受信バッファＧにより吸収される。
ブレークコード監視部りによりブレーク検出が行われス
ペース極性がこないことを確認し、スペースの場合最初
のデータ長はストップビット挿入指示がストップビット
調整クロック発生部Ｅへ出される。その後、調歩データ
長にスペース極性が続いた場合、ストップビット付加が
禁止される。
ペース極性がこないことを確認し、スペースの場合最初
のデータ長はストップビット挿入指示がストップビット
調整クロック発生部Ｅへ出される。その後、調歩データ
長にスペース極性が続いた場合、ストップビット付加が
禁止される。
ストップビットがない場合１クロック分サンプリングが
ストップビット調整クロック発生部Ｅにより止められ、
ストップビット調整クロックが得られる。
ストップビット調整クロック発生部Ｅにより止められ、
ストップビット調整クロックが得られる。
ストップビットがない場合、１クロック分マーク極性が
調歩データ補正回路Ｆにより出力され、ストップビット
が付加されて処理装置へのデータが送、受信の時間的な
ずれが調整されることになる。かくして受信データのス
トップビットの監視及びストップビットを付加する機能
並びにストップビットを付加することにより発生する遅
延を吸収する機能を簡単に実現することができ、調歩デ
ータもデジタルデータ公衆通信網を利用することができ
る。
調歩データ補正回路Ｆにより出力され、ストップビット
が付加されて処理装置へのデータが送、受信の時間的な
ずれが調整されることになる。かくして受信データのス
トップビットの監視及びストップビットを付加する機能
並びにストップビットを付加することにより発生する遅
延を吸収する機能を簡単に実現することができ、調歩デ
ータもデジタルデータ公衆通信網を利用することができ
る。
以下図面に基づいて本発明の詳細な説明する。
第１図は本発明回路を適用した通信回線の構成例を示す
接続図である。調歩データをディジタル公衆網回線（ｒ
ｓＤＮ等）に利用した場合、速度偏差により送り側はス
トップビットを間引くことがある。このストップビット
を間引いたデータを受けると受信側においてフレーミン
グエラーが発生し、データを正しく受けられないことが
あるため、第１図示のように国際電信電話諮問委員会（
ＣＩＴＴ）勧告Ｉ、４６３規定による回路１と、ユニバ
ーサルアシンクロナスレシーバトランスミッタ２との間
に、本発明回路３を接続し、当該回路３にアルデータＨ
を入力し、これより出力する受信調歩データ■をレシー
バトランスミッタ２の受信部で受信する回路構成と、本
発明回路３によりストップビットを挿入し、また挿入す
ることにより発生する遅延を吸収するものである。
接続図である。調歩データをディジタル公衆網回線（ｒ
ｓＤＮ等）に利用した場合、速度偏差により送り側はス
トップビットを間引くことがある。このストップビット
を間引いたデータを受けると受信側においてフレーミン
グエラーが発生し、データを正しく受けられないことが
あるため、第１図示のように国際電信電話諮問委員会（
ＣＩＴＴ）勧告Ｉ、４６３規定による回路１と、ユニバ
ーサルアシンクロナスレシーバトランスミッタ２との間
に、本発明回路３を接続し、当該回路３にアルデータＨ
を入力し、これより出力する受信調歩データ■をレシー
バトランスミッタ２の受信部で受信する回路構成と、本
発明回路３によりストップビットを挿入し、また挿入す
ることにより発生する遅延を吸収するものである。
第２図は本発明回路の一実施例の構成を示す接続図であ
る。第２図中Ａは第３図示の受信シリアルデータＨをラ
ッチしスタートピッ）ＳＴを監視するスタートビット監
視部、Ｂは調歩データを設定しラッチする調歩データセ
ットラッチ部で下表のいずれかとなる。
る。第２図中Ａは第３図示の受信シリアルデータＨをラ
ッチしスタートピッ）ＳＴを監視するスタートビット監
視部、Ｂは調歩データを設定しラッチする調歩データセ
ットラッチ部で下表のいずれかとなる。
有効動作設定値
この設定値がラッチされる。
ここで、ストップビット長１とは１ビット分の長さ、同
じく２とは２ビット分の長さを示し、その他の調歩デー
タ長についても、設定値についても全く同様である。ス
トップビット長２．調歩データ長８または７の場合、ス
トップビットが１つ間引かれても受信側には影響しない
。本実施例の場合、調歩データ長セットラッチ部Ｂは動
作しない。
じく２とは２ビット分の長さを示し、その他の調歩デー
タ長についても、設定値についても全く同様である。ス
トップビット長２．調歩データ長８または７の場合、ス
トップビットが１つ間引かれても受信側には影響しない
。本実施例の場合、調歩データ長セットラッチ部Ｂは動
作しない。
Ｊはスタートビット監視部Ａへのスタートピッ１−ＳＴ
人力時にスタート開始部Ｋによりクロック発生を開始し
クロックを出力するサンプリングクロック発生部である
（第３図参照）。データ間のマーク極性時はクロックは
発生しない。
人力時にスタート開始部Ｋによりクロック発生を開始し
クロックを出力するサンプリングクロック発生部である
（第３図参照）。データ間のマーク極性時はクロックは
発生しない。
Ｃは第３図示のスタートピッ）ＳＴを検知して調歩デー
タ長をスタートビットからカウントアツプし、ストップ
ピッ）ＳＰを監視しストップビット目にデータがＨレベ
ルかＬレベルかのチェックを行い、Ｈレベルならそのま
ま受信し、Ｌレベルならばｌクロック受信を止める指示
をストップビット調整クロック発生部Ｅへ送るストップ
ビット監視部である。
タ長をスタートビットからカウントアツプし、ストップ
ピッ）ＳＰを監視しストップビット目にデータがＨレベ
ルかＬレベルかのチェックを行い、Ｈレベルならそのま
ま受信し、Ｌレベルならばｌクロック受信を止める指示
をストップビット調整クロック発生部Ｅへ送るストップ
ビット監視部である。
Ｄはブレーク検出を行いスペース極性がきていないこと
を確認し、調歩データ長にスペース極性が続いた場合、
ストップビットの付加を禁止するブレークコード監視部
である。
を確認し、調歩データ長にスペース極性が続いた場合、
ストップビットの付加を禁止するブレークコード監視部
である。
Ｅはストップビットがない場合、１クロック分サンプリ
ングを止め、受信データ部に次のスタートビットを１ク
ロック分遅らせるストップビット調整クロックを得るス
トップビット調整クロック発生部である。
ングを止め、受信データ部に次のスタートビットを１ク
ロック分遅らせるストップビット調整クロックを得るス
トップビット調整クロック発生部である。
Ｆはストップビットがない場合、１クロック分マーク極
性を出力し、正常なデータとして取り扱う調歩データ補
正回路であり、これより受信データＩを出力する（第３
図参照）。
性を出力し、正常なデータとして取り扱う調歩データ補
正回路であり、これより受信データＩを出力する（第３
図参照）。
Ｇは１ビットのデータ挿入による送、受信のデータを時
間的なずれを吸収する受信バッファである（第３図参照
）。
間的なずれを吸収する受信バッファである（第３図参照
）。
第３図を用いて本実施例の作用を説明すると、受信シリ
アルデータＨスタートビット監視部Ａに入力されてラッ
チされＬ極性を監視し、カウント開始を始める。受信デ
ータの調歩データ長が調歩データセットラッチＲＢによ
り設定されラッチされる。この調歩データ長はストップ
ビット制御部Ｃに入力されてスタートビットからカウン
トアツプされ、ストップビットが監視されてストップビ
ット目にデータがＨレベルかＬレベルかのチェックが行
われ、Ｈレベルならそのまま受信され、Ｌレベルならば
ストップ調整クロック発生部Ｅの１クロック受信が止め
られ、調歩補正回路Ｆにより１クロック分Ｈレベルが挿
入される。この時１ビットの挿入により受信シリアルデ
ータＨと受信データＩに時間的ずれが生じるが受信バッ
ファＧにより吸収される。
アルデータＨスタートビット監視部Ａに入力されてラッ
チされＬ極性を監視し、カウント開始を始める。受信デ
ータの調歩データ長が調歩データセットラッチＲＢによ
り設定されラッチされる。この調歩データ長はストップ
ビット制御部Ｃに入力されてスタートビットからカウン
トアツプされ、ストップビットが監視されてストップビ
ット目にデータがＨレベルかＬレベルかのチェックが行
われ、Ｈレベルならそのまま受信され、Ｌレベルならば
ストップ調整クロック発生部Ｅの１クロック受信が止め
られ、調歩補正回路Ｆにより１クロック分Ｈレベルが挿
入される。この時１ビットの挿入により受信シリアルデ
ータＨと受信データＩに時間的ずれが生じるが受信バッ
ファＧにより吸収される。
ブレークコード監視部りによりブレーク検出が行われス
ペース極性がこないことを確認し、スペースの場合最初
のデータ長はストップビット挿入指示がストップビット
調整クロック発生部Ｅへ出される。その後、調歩データ
長にスペース極性が続いた場合、ストップビット付加が
禁止される。
ペース極性がこないことを確認し、スペースの場合最初
のデータ長はストップビット挿入指示がストップビット
調整クロック発生部Ｅへ出される。その後、調歩データ
長にスペース極性が続いた場合、ストップビット付加が
禁止される。
ストップビットがない場合１クロック分サンプリングが
ストップビット調整クロック発生部Ｅにより止ｔられ、
ストップビット調整クロックが得られる。
ストップビット調整クロック発生部Ｅにより止ｔられ、
ストップビット調整クロックが得られる。
ストップビットがない場合、１クロック分マーク極性が
調歩データ補正回路Ｆにより出力され、ストップビット
が付加されてデータが送、受信の時間的なずれが調整さ
れることになる。
調歩データ補正回路Ｆにより出力され、ストップビット
が付加されてデータが送、受信の時間的なずれが調整さ
れることになる。
受信シリアルデータＨの入力はスタートビットＳＴから
、調歩データ長設定値のストップビットＳＰまで受信バ
ッファＧへ人力され、ストップからスタートまでのマー
ク極性は入力されない。これは、ビット挿入遅延を吸収
するためで間引かれたスト・７ブビット数分マーク極性
の時間を削除する（第・１図参照）。
、調歩データ長設定値のストップビットＳＰまで受信バ
ッファＧへ人力され、ストップからスタートまでのマー
ク極性は入力されない。これは、ビット挿入遅延を吸収
するためで間引かれたスト・７ブビット数分マーク極性
の時間を削除する（第・１図参照）。
かくして受信データのストップビットの監視及びストッ
プビットを付加する機能並びにストップビットを付加す
ることにより発生する遅延を吸収する機能を簡単に実現
することができ、調歩データもデジタルデータ公衆通信
網を利用することができる。
プビットを付加する機能並びにストップビットを付加す
ることにより発生する遅延を吸収する機能を簡単に実現
することができ、調歩データもデジタルデータ公衆通信
網を利用することができる。
即ち、調歩同期でデジタルデータ公衆通信網を利用する
際、位相調整をするた約にストップビットを開引き、そ
れを受けた受信側で簡単にストップビットを再生できる
。
際、位相調整をするた約にストップビットを開引き、そ
れを受けた受信側で簡単にストップビットを再生できる
。
上述のように本発明によれば、調歩式がデジタルデータ
公衆通信網で利用できる他、コミュニケーションを行う
際、位相ずれが生じないばかりでなく、ストップビット
の監視を行うためフレーミングエラーを生じない等の効
果を奏する。
公衆通信網で利用できる他、コミュニケーションを行う
際、位相ずれが生じないばかりでなく、ストップビット
の監視を行うためフレーミングエラーを生じない等の効
果を奏する。
第１図は本発明回路を適用した通信回線の構成例を示す
接続図、第２図は本発明回路の一実施例の構成を示す接
続図、第３図はその各部の作用説明図、鵠４図は同じく
受信バッファの作用説明図である。 Ａ・・・・・・受信データスタートビット監視部、Ｂ・
・・・・・調歩データ長セットラッチ部、Ｃ・・・・・
・ストップビニｈ監視部、Ｄ・・・・・・ブレークコー
ド監視部、Ｅ・・・・・・ストップビット調整クロック
発生部、Ｆ・・・・・・調歩データ補正回路、Ｇ・・・
・・・遅延調整受信バッフＷ梵
接続図、第２図は本発明回路の一実施例の構成を示す接
続図、第３図はその各部の作用説明図、鵠４図は同じく
受信バッファの作用説明図である。 Ａ・・・・・・受信データスタートビット監視部、Ｂ・
・・・・・調歩データ長セットラッチ部、Ｃ・・・・・
・ストップビニｈ監視部、Ｄ・・・・・・ブレークコー
ド監視部、Ｅ・・・・・・ストップビット調整クロック
発生部、Ｆ・・・・・・調歩データ補正回路、Ｇ・・・
・・・遅延調整受信バッフＷ梵
Claims (1)
- 受信シリアルデータ（Ｈ）を入力しスタートビットを監
視するスタートビット監視部（Ａ）と、受信データの調
歩データ長を設定しラッチする調歩データ長セットラッ
チ部（Ｂ）と、スタートビットを検知して調歩データ長
をスタートビットからカウントアップしストップビット
を監視しストップビット目にデータがＨレベルかＬレベ
ルかのチェックを行いＨレベルならそのまま受信し、Ｌ
レベルならば受信バッファ出力の１クロック受信を止め
る指示を行い、１クロック分Ｈレベルの挿入を指示する
ストップビット監視部（Ｃ）と、ブレーク検出を行いス
ペース極性がこないことを確認し、調歩データ長にスペ
ース極性が続いた場合ストップビットの付加を禁止する
ブレークコード監視部（Ｄ）と、ストップビットがない
場合１クロック分サンプリングを止めるストップビット
調整クロックを得るストップビット調整クロック発生部
（Ｅ）と、ストップビットがない場合１クロック分マー
ク極性を出力しストップビットを付加して受信データ処
理装置への受信データ（Ｉ）を調整する調歩データ補正
回路（Ｆ）と１ビット挿入による送、受信の時間的なず
れを調整する受信バッファ（Ｇ）よりなるストップビッ
ト調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316341A JP2902102B2 (ja) | 1990-11-20 | 1990-11-20 | デジタル通信網のストップビット調整装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316341A JP2902102B2 (ja) | 1990-11-20 | 1990-11-20 | デジタル通信網のストップビット調整装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04185135A true JPH04185135A (ja) | 1992-07-02 |
| JP2902102B2 JP2902102B2 (ja) | 1999-06-07 |
Family
ID=18076038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316341A Expired - Fee Related JP2902102B2 (ja) | 1990-11-20 | 1990-11-20 | デジタル通信網のストップビット調整装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2902102B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH066341A (ja) * | 1992-06-17 | 1994-01-14 | Sharp Corp | 調歩同期方式通信のための受信回路 |
| JP2017181846A (ja) * | 2016-03-31 | 2017-10-05 | キヤノン株式会社 | 撮像装置、アクセサリ装置および通信制御プログラム |
-
1990
- 1990-11-20 JP JP2316341A patent/JP2902102B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH066341A (ja) * | 1992-06-17 | 1994-01-14 | Sharp Corp | 調歩同期方式通信のための受信回路 |
| JP2017181846A (ja) * | 2016-03-31 | 2017-10-05 | キヤノン株式会社 | 撮像装置、アクセサリ装置および通信制御プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2902102B2 (ja) | 1999-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |