JPH1093540A - データ伝送方式 - Google Patents
データ伝送方式Info
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- JPH1093540A JPH1093540A JP8246599A JP24659996A JPH1093540A JP H1093540 A JPH1093540 A JP H1093540A JP 8246599 A JP8246599 A JP 8246599A JP 24659996 A JP24659996 A JP 24659996A JP H1093540 A JPH1093540 A JP H1093540A
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- transmission
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Abstract
(57)【要約】
【課題】 送信側、受信側の装置の内部動作クロック周
波数と伝送路の伝送速度(周波数)とが、お互いに倍数関
係ではないデータ伝送を行う場合に、受信側装置の内部
動作クロック周波数を送信側の内部動作クロック周波数
と同期させる。 【解決手段】 受信側の伝送路側に設けられたＦＩＦＯ
メモリのデータ量の増減量を監視し、その増減量によ
り、受信側の内部動作クロックの周波数を送信側の内部
動作クロック周波数に一致させるように制御する。
波数と伝送路の伝送速度(周波数)とが、お互いに倍数関
係ではないデータ伝送を行う場合に、受信側装置の内部
動作クロック周波数を送信側の内部動作クロック周波数
と同期させる。 【解決手段】 受信側の伝送路側に設けられたＦＩＦＯ
メモリのデータ量の増減量を監視し、その増減量によ
り、受信側の内部動作クロックの周波数を送信側の内部
動作クロック周波数に一致させるように制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、伝送路を介してデ
ータを伝送する場合に、受信側でのタイミングを送信側
のタイミングに追従させる方式に関するものである。
ータを伝送する場合に、受信側でのタイミングを送信側
のタイミングに追従させる方式に関するものである。
【０００２】
【従来の技術】伝送路を介してデータを伝送する場合、
図３に示すように、伝送網を構成する伝送路１８からの
クロックに同期して送信側１７はデータを送出し、受信
側１９では伝送路１８からのクロックに同期したデータ
を受信する。つまり、伝送路１８のクロックが基本とな
り、送信側１７も受信側１９も内部動作を、この伝送路
１８のクロックに同期させて行っているため、送信側１
７と受信側１９とが、伝送路１８のクロックで統一さ
れ、送信側１７と受信側１９の同期が取れる。ところ
が、全ての伝送において、必ずしも伝送路１８のクロッ
クを基本にできるわけではない。例えば、ディジタルの
音声を伝送する場合、音声は６４ｋＨｚのクロックが基
本になっており、伝送路クロック(伝送速度)が、この６
４ｋＨｚのＮ倍(Ｎは整数)もしくは１／Ｎの周波数でな
いときには、上記のような同期が取れなくなる。また、
映像をディジタル化して伝送する場合には、ビデオカメ
ラの同期信号の周波数を基本として動作させるが、伝送
路のクロック周波数と倍数関係にならないことが多い。
図３に示すように、伝送網を構成する伝送路１８からの
クロックに同期して送信側１７はデータを送出し、受信
側１９では伝送路１８からのクロックに同期したデータ
を受信する。つまり、伝送路１８のクロックが基本とな
り、送信側１７も受信側１９も内部動作を、この伝送路
１８のクロックに同期させて行っているため、送信側１
７と受信側１９とが、伝送路１８のクロックで統一さ
れ、送信側１７と受信側１９の同期が取れる。ところ
が、全ての伝送において、必ずしも伝送路１８のクロッ
クを基本にできるわけではない。例えば、ディジタルの
音声を伝送する場合、音声は６４ｋＨｚのクロックが基
本になっており、伝送路クロック(伝送速度)が、この６
４ｋＨｚのＮ倍(Ｎは整数)もしくは１／Ｎの周波数でな
いときには、上記のような同期が取れなくなる。また、
映像をディジタル化して伝送する場合には、ビデオカメ
ラの同期信号の周波数を基本として動作させるが、伝送
路のクロック周波数と倍数関係にならないことが多い。
【０００３】例えば、送信側の内部動作の関係から、６
４ｋｂｐｓで伝送路に出力したいのであるが、伝送路１
８のクロック周波数が１００ｋＨｚであった場合には、
伝送路１８に出力する部分に、図２に示すような、ＦＩ
ＦＯメモリ７などを追加し、６４ｋｂｐｓの連続したデ
ータを、一旦、ＦＩＦＯメモリ７に入力し、ＦＩＦＯメ
モリ７から１００ｋｂｐｓでデータを読み出し、伝送路
１８に出力するようにしている。ここで、ＦＩＦＯメモ
リにデータが６４ｋｂｐｓで入力され、１００ｋｂｐｓ
で出力されていくと、ＦＩＦＯメモリはアンダーフロー
を起こしてしまうので、この場合、出力側で間欠的にデ
ータを出力し、ＦＩＦＯメモリがアンダーフローもオー
バーフローも起こさないように制御し、データを伝送路
１８に送出する。受信側１９でも、伝送路１８との間
に、図２に示すようなＦＩＦＯメモリ７を持ち、受信デ
ータ入力１から間欠的に入ってきた、１００ｋｂｐｓの
データを、一旦、ＦＩＦＯメモリ７に入力し、出力側か
ら６４ｋｂｐｓの連続したデータとして出力する。
４ｋｂｐｓで伝送路に出力したいのであるが、伝送路１
８のクロック周波数が１００ｋＨｚであった場合には、
伝送路１８に出力する部分に、図２に示すような、ＦＩ
ＦＯメモリ７などを追加し、６４ｋｂｐｓの連続したデ
ータを、一旦、ＦＩＦＯメモリ７に入力し、ＦＩＦＯメ
モリ７から１００ｋｂｐｓでデータを読み出し、伝送路
１８に出力するようにしている。ここで、ＦＩＦＯメモ
リにデータが６４ｋｂｐｓで入力され、１００ｋｂｐｓ
で出力されていくと、ＦＩＦＯメモリはアンダーフロー
を起こしてしまうので、この場合、出力側で間欠的にデ
ータを出力し、ＦＩＦＯメモリがアンダーフローもオー
バーフローも起こさないように制御し、データを伝送路
１８に送出する。受信側１９でも、伝送路１８との間
に、図２に示すようなＦＩＦＯメモリ７を持ち、受信デ
ータ入力１から間欠的に入ってきた、１００ｋｂｐｓの
データを、一旦、ＦＩＦＯメモリ７に入力し、出力側か
ら６４ｋｂｐｓの連続したデータとして出力する。
【０００４】
【発明が解決しようとする課題】ところが、上記で述べ
たように、伝送路１８のクロックが、音声の処理をする
ための基本の周波数(６４ｋＨｚ)ではないために、受信
側１９においては送信側１７との同期をとることができ
ない。つまり、上記の例で言えば、受信側１９のＦＩＦ
Ｏメモリ７の出力速度を決める６４ｋＨｚのクロック
は、受信側１９独自に、発振器１１にて発生させ、カウ
ンタ１０によって６４ｋＨｚにしたものであり、送信側
１７の６４ｋＨｚのクロックとは全く独立に発生させた
ものであるために、多少の周波数差が存在するのは避け
られない。従って、送信側と受信側の周波数差がいくら
少ないとはいえ、長時間動作をさせていると、受信側１
９のＦＩＦＯメモリ７がアンダーフローもしくはオーバ
ーフローを起こしてしまうことになる。ここで、送信側
１７のＦＩＦＯメモリは、伝送路１８に間欠的にデータ
を送出しているので、この間欠する間隔(間欠間隔)を適
宜制御することにより、送信側１７のＦＩＦＯメモリで
は、アンダーフローもオーバーフローも発生しないよう
に制御することができる。
たように、伝送路１８のクロックが、音声の処理をする
ための基本の周波数(６４ｋＨｚ)ではないために、受信
側１９においては送信側１７との同期をとることができ
ない。つまり、上記の例で言えば、受信側１９のＦＩＦ
Ｏメモリ７の出力速度を決める６４ｋＨｚのクロック
は、受信側１９独自に、発振器１１にて発生させ、カウ
ンタ１０によって６４ｋＨｚにしたものであり、送信側
１７の６４ｋＨｚのクロックとは全く独立に発生させた
ものであるために、多少の周波数差が存在するのは避け
られない。従って、送信側と受信側の周波数差がいくら
少ないとはいえ、長時間動作をさせていると、受信側１
９のＦＩＦＯメモリ７がアンダーフローもしくはオーバ
ーフローを起こしてしまうことになる。ここで、送信側
１７のＦＩＦＯメモリは、伝送路１８に間欠的にデータ
を送出しているので、この間欠する間隔(間欠間隔)を適
宜制御することにより、送信側１７のＦＩＦＯメモリで
は、アンダーフローもオーバーフローも発生しないよう
に制御することができる。
【０００５】つまり、送信側１７のＦＩＦＯメモリでア
ンダーフローが発生しそうならば、間欠間隔を多くして
伝送路１８に送出するデータ量を少なくし、逆に、オー
バーフローが発生しそうならば、間欠間隔を少なくし送
出するデータ量を多くする。これに対し、受信側１９の
ＦＩＦＯメモリ７は、入力するデータ量が変化するデー
タを、受信側１９で定めたクロック周波数で、連続的に
出力しているため、アンダーフローや、オーバーフロー
を起こさないよう制御することはできない。また、受信
側１９のＦＩＦＯメモリ７に、伝送路１８を介し間欠的
に入力されるデータ量は、平均すると送信側１７のクロ
ック周波数に対応することになる。従って、受信側１９
のＦＩＦＯメモリ７は、平均すると送信側１７のクロッ
ク周波数でデータを入力し、受信側１９のクロック周波
数で出力することになる。そのため、例えば、受信側１
９のクロック周波数が、送信側１７に比べて低いとすれ
ば、ＦＩＦＯメモリ７の中にデータが少しずつ増加する
ことになる。そして、長時間動作を続けていると、遂に
は、オーバーフローに到ってしまう。
ンダーフローが発生しそうならば、間欠間隔を多くして
伝送路１８に送出するデータ量を少なくし、逆に、オー
バーフローが発生しそうならば、間欠間隔を少なくし送
出するデータ量を多くする。これに対し、受信側１９の
ＦＩＦＯメモリ７は、入力するデータ量が変化するデー
タを、受信側１９で定めたクロック周波数で、連続的に
出力しているため、アンダーフローや、オーバーフロー
を起こさないよう制御することはできない。また、受信
側１９のＦＩＦＯメモリ７に、伝送路１８を介し間欠的
に入力されるデータ量は、平均すると送信側１７のクロ
ック周波数に対応することになる。従って、受信側１９
のＦＩＦＯメモリ７は、平均すると送信側１７のクロッ
ク周波数でデータを入力し、受信側１９のクロック周波
数で出力することになる。そのため、例えば、受信側１
９のクロック周波数が、送信側１７に比べて低いとすれ
ば、ＦＩＦＯメモリ７の中にデータが少しずつ増加する
ことになる。そして、長時間動作を続けていると、遂に
は、オーバーフローに到ってしまう。
【０００６】逆に、受信側１９のクロック周波数が送信
側１７より高い場合には、ＦＩＦＯメモリ７中のデータ
が少しずつ減少していき、アンダーフローに到ってしま
う。ＦＩＦＯメモリ７で、オーバーフローやアンダーフ
ローが発生すると、データ抜けや、不要データの挿入等
が発生し、正しいデータ伝送ができなくなる。ここで、
送・受信側のクロック周波数差が少ない程、オーバーフ
ローやアンダーフローが発生する頻度は少なく、周波数
差が多い程、発生頻度は多くなる。本発明は、上記のよ
うな欠点を除去し、受信側のＦＩＦＯメモリで、アンダ
ーフローやオーバーフローが発生しないデータ伝送を実
現することを目的とする。
側１７より高い場合には、ＦＩＦＯメモリ７中のデータ
が少しずつ減少していき、アンダーフローに到ってしま
う。ＦＩＦＯメモリ７で、オーバーフローやアンダーフ
ローが発生すると、データ抜けや、不要データの挿入等
が発生し、正しいデータ伝送ができなくなる。ここで、
送・受信側のクロック周波数差が少ない程、オーバーフ
ローやアンダーフローが発生する頻度は少なく、周波数
差が多い程、発生頻度は多くなる。本発明は、上記のよ
うな欠点を除去し、受信側のＦＩＦＯメモリで、アンダ
ーフローやオーバーフローが発生しないデータ伝送を実
現することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記の目的を達
成するために、受信側のＦＩＦＯメモリ中のデータ量の
増減を監視して、データ量が増加してきた場合には、そ
の増加分から送信側と受信側のクロック周波数差を検出
し、受信側のクロック周波数を該増加分に対応した分だ
け低く設定し、データ量が減少してきた場合は、その減
少分から受信側のクロック周波数を当該減少分に対応し
た分、高く設定する。これにより、受信側でのクロック
周波数は、送信側で発生したクロック周波数に、平均的
に追従するようになり、ＦＩＦＯメモリでオーバーフロ
ーもアンダーフローも発生せず、正しくデータ伝送がで
きる。
成するために、受信側のＦＩＦＯメモリ中のデータ量の
増減を監視して、データ量が増加してきた場合には、そ
の増加分から送信側と受信側のクロック周波数差を検出
し、受信側のクロック周波数を該増加分に対応した分だ
け低く設定し、データ量が減少してきた場合は、その減
少分から受信側のクロック周波数を当該減少分に対応し
た分、高く設定する。これにより、受信側でのクロック
周波数は、送信側で発生したクロック周波数に、平均的
に追従するようになり、ＦＩＦＯメモリでオーバーフロ
ーもアンダーフローも発生せず、正しくデータ伝送がで
きる。
【０００８】
【発明の実施の形態】以下、本発明の一実施例を、図１
および図３〜図７を用いて説明する。受信データ入力１
には、伝送路１８からの受信データが入力され、受信ク
ロック入力２には、伝送路１８からのクロックが入力さ
れる。送信側１７から伝送路１８に間欠的にデータを送
出して、それを受信側１９で受信する伝送方式としては
種々あるが、ここでは送出するデータにヘッダを付加す
る伝送方式に、本発明を用いた場合を例として説明す
る。送信側１７から送出するデータ列は、図４に示した
ように、ヘッダ部と実際に受信側１９に送るデータを入
れておくデータ部分で構成される。ここで、データ部の
終わりから、次のヘッダ部までに間隔が空いているの
は、送信側１７での内部動作基準クロックと伝送路１８
のクロックとの周波数が異なる場合に、送信側１７のＦ
ＩＦＯメモリが、オーバーフローやアンダーフローを起
さないように、間欠的にデータを送出しているためであ
る。データ部に入っているデータの量が一定でない方式
の場合には、受信側１９で正しくデータを受信するため
に、ヘッダ部にデータ部のデータ量サイズの情報が含ま
れているのが普通である。
および図３〜図７を用いて説明する。受信データ入力１
には、伝送路１８からの受信データが入力され、受信ク
ロック入力２には、伝送路１８からのクロックが入力さ
れる。送信側１７から伝送路１８に間欠的にデータを送
出して、それを受信側１９で受信する伝送方式としては
種々あるが、ここでは送出するデータにヘッダを付加す
る伝送方式に、本発明を用いた場合を例として説明す
る。送信側１７から送出するデータ列は、図４に示した
ように、ヘッダ部と実際に受信側１９に送るデータを入
れておくデータ部分で構成される。ここで、データ部の
終わりから、次のヘッダ部までに間隔が空いているの
は、送信側１７での内部動作基準クロックと伝送路１８
のクロックとの周波数が異なる場合に、送信側１７のＦ
ＩＦＯメモリが、オーバーフローやアンダーフローを起
さないように、間欠的にデータを送出しているためであ
る。データ部に入っているデータの量が一定でない方式
の場合には、受信側１９で正しくデータを受信するため
に、ヘッダ部にデータ部のデータ量サイズの情報が含ま
れているのが普通である。
【０００９】本実施例では、まず、受信側１９におい
て、上記ヘッダ情報をヘッダ検出部３で検出し、そのヘ
ッダの中に含まれているデータ量サイズを読取り、当該
サイズに対応する期間だけゲートが開くよう、入力制御
部４を介してＡＮＤゲート５を制御し、データ部だけを
ＦＩＦＯメモリ７に入力させる。なお、データ部以外の
期間は、ＡＮＤゲート５は閉じている。ＦＩＦＯメモリ
７に入力する伝送路１８のクロックも、同様にＡＮＤゲ
ート６を制御することにより、データ部の入力時だけ、
ＦＩＦＯメモリ７にクロックが入力される。 これによ
り、伝送路１８のクロック周波数で、ＦＩＦＯメモリ７
にデータが入力される。そして、ＦＩＦＯメモリ７に入
力したデータは、受信側１９内部の動作クロック周波数
で読出され、データ出力８を通して受信側１９の処理部
に出力される。この出力側クロックは、ＶＣＯ付き発振
器１２で発生させたものをカウンタ１０により分周し、
所定周波数のクロックにしてＦＩＦＯメモリ７の出力ク
ロック端子に供給され、同時に受信側の処理部にもクロ
ック出力９を通して供給される。
て、上記ヘッダ情報をヘッダ検出部３で検出し、そのヘ
ッダの中に含まれているデータ量サイズを読取り、当該
サイズに対応する期間だけゲートが開くよう、入力制御
部４を介してＡＮＤゲート５を制御し、データ部だけを
ＦＩＦＯメモリ７に入力させる。なお、データ部以外の
期間は、ＡＮＤゲート５は閉じている。ＦＩＦＯメモリ
７に入力する伝送路１８のクロックも、同様にＡＮＤゲ
ート６を制御することにより、データ部の入力時だけ、
ＦＩＦＯメモリ７にクロックが入力される。 これによ
り、伝送路１８のクロック周波数で、ＦＩＦＯメモリ７
にデータが入力される。そして、ＦＩＦＯメモリ７に入
力したデータは、受信側１９内部の動作クロック周波数
で読出され、データ出力８を通して受信側１９の処理部
に出力される。この出力側クロックは、ＶＣＯ付き発振
器１２で発生させたものをカウンタ１０により分周し、
所定周波数のクロックにしてＦＩＦＯメモリ７の出力ク
ロック端子に供給され、同時に受信側の処理部にもクロ
ック出力９を通して供給される。
【００１０】カウンタ１３は、ＦＩＦＯメモリ７の入力
クロック端子に接続されているので、ＦＩＦＯメモリ７
に入力したデータ量がカウンタ値となる。また、同様に
カウンタ１４は、ＦＩＦＯメモリ７の出力データ量を表
すので、これらを減算器１５によって差をとれば、その
差がＦＩＦＯメモリ７内部に入っているデータの量を表
すことになる。ここで、ＦＩＦＯメモリ７の内部のデー
タ量の変化の状況を図５に示す。ａ点からｂ点の期間
は、ＦＩＦＯメモリ７に受信データが入力されている期
間である。そしてｂ点からｃ点では、受信データは入力
されず、ＦＩＦＯメモリ７の出力側より連続的に出力が
行われるので、徐々にＦＩＦＯメモリ７内のデータ量
は、減少していく。ｃ点からｄ点の期間では、再び、Ｆ
ＩＦＯメモリ７の入力に受信データが入力される。同様
に、ｅ点からｆ点およびｇ点からｈ点の期間は、ＦＩＦ
Ｏメモリ７にデータが入力されている期間であり、ｄ点
からｅ点およびｆ点からｇ点の期間は受信データの入力
はなく、出力だけが行われる期間である。
クロック端子に接続されているので、ＦＩＦＯメモリ７
に入力したデータ量がカウンタ値となる。また、同様に
カウンタ１４は、ＦＩＦＯメモリ７の出力データ量を表
すので、これらを減算器１５によって差をとれば、その
差がＦＩＦＯメモリ７内部に入っているデータの量を表
すことになる。ここで、ＦＩＦＯメモリ７の内部のデー
タ量の変化の状況を図５に示す。ａ点からｂ点の期間
は、ＦＩＦＯメモリ７に受信データが入力されている期
間である。そしてｂ点からｃ点では、受信データは入力
されず、ＦＩＦＯメモリ７の出力側より連続的に出力が
行われるので、徐々にＦＩＦＯメモリ７内のデータ量
は、減少していく。ｃ点からｄ点の期間では、再び、Ｆ
ＩＦＯメモリ７の入力に受信データが入力される。同様
に、ｅ点からｆ点およびｇ点からｈ点の期間は、ＦＩＦ
Ｏメモリ７にデータが入力されている期間であり、ｄ点
からｅ点およびｆ点からｇ点の期間は受信データの入力
はなく、出力だけが行われる期間である。
【００１１】図６は、送信側１７から間欠的に送出され
るデータの間欠間隔を可変した場合のＦＩＦＯメモリ７
内部のデータ量の変化の状況を表している。ｂ点からｃ
点の期間は長い。これは図４に示すｔ期間が長くなった
場合である。次にｃ点からｄ点で受信データが入力され
ることになるが、ｂ点からｃ点の期間が長かった分だけ
多くのデータが送信側１７から送られてくる。これは、
ｂ点からｃ点の期間が長かったために、送信側１７のＦ
ＩＦＯメモリ７の中に長い分だけ多くのデータが入力さ
れたために、オーバーフローを起こさないようにするた
めに、その分多くのデータを伝送路１８に送出するため
である。この図６に示したように、送信側１７と受信側
１９との周波数の差がないと仮定した場合には、バース
トの間隔が可変であっても、ｂ点−ｄ点−ｆ点−ｈ点−
…をつなぐ線は水平となる。
るデータの間欠間隔を可変した場合のＦＩＦＯメモリ７
内部のデータ量の変化の状況を表している。ｂ点からｃ
点の期間は長い。これは図４に示すｔ期間が長くなった
場合である。次にｃ点からｄ点で受信データが入力され
ることになるが、ｂ点からｃ点の期間が長かった分だけ
多くのデータが送信側１７から送られてくる。これは、
ｂ点からｃ点の期間が長かったために、送信側１７のＦ
ＩＦＯメモリ７の中に長い分だけ多くのデータが入力さ
れたために、オーバーフローを起こさないようにするた
めに、その分多くのデータを伝送路１８に送出するため
である。この図６に示したように、送信側１７と受信側
１９との周波数の差がないと仮定した場合には、バース
トの間隔が可変であっても、ｂ点−ｄ点−ｆ点−ｈ点−
…をつなぐ線は水平となる。
【００１２】ところが、送信側と受信側でクロック周波
数に差がある場合、例えば、送信側１７よりも受信側１
９のクロックの周波数の方が低い場合を図７に示す。こ
の場合、受信側１９のＦＩＦＯメモリ７の入力データ量
よりも出力するデータ量が少なくなるので、ｂ点からｃ
点の期間で、もとのａ点までのデータを出力しないうち
に、次の受信データがｃ点からｄ点の期間で入力されて
くる。ｄ点からｅ点、ｆ点からｇ点の期間についても同
様である。そのため、ＦＩＦＯメモリ７内に残るデータ
量は、徐々に増加していくことになり、ｂ点−ｄ点−ｆ
点−ｈ点−…をつなぐ線は、右上がりの線となる。ここ
で、送信側１７で発振するクロック周波数をＢｔ（Ｈ
ｚ）、受信側１９で発振するクロック周波数をＢｒ（Ｈ
ｚ）とし、ＦＩＦＯメモリ７の内部のデータ量の増減を
監視する期間をＴ0（秒）、Ｔ0で増減するデータ量をＤ
（ビット）とすれば、次の式が成立する。 Ｄ＝（Ｂt −Ｂr ）×Ｔ0 この式から、受信側１９ではＴ0 を設定して、ＦＩＦＯ
メモリ７内のデータの増減量Ｄ、つまり、減算器１５の
出力から、送・受信側の周波数差を求める。 Ｄ／Ｔ0 ＝Ｂt − Ｂr ＝（送・受信側の周波数差） そして、この計算によって求めた、変換部１６の出力に
より、送・受信側の周波数差の量に対応して、ＶＣＯ付
き発振器１２の周波数を制御すれば、ＶＣＯ付き発振器
１２から出力され、カウンタ１０にて所定の周波数とな
るクロックは、送信側１７で発振した周波数と全く同じ
周波数にすることができる。つまり、ＦＩＦＯメモリ７
の出力クロックが送信側１７で発振したクロックと同一
になるので、ＦＩＦＯメモリ７内のデータ量は、図５や
図６に示したように、ｂ点−ｄ点−ｆ点−ｈ点−をつな
ぐ線が水平となり、ＦＩＦＯメモリ７でオーバーフロー
やアンダーフローが発生することはない。上記実施例で
は、変換部１６の出力でＶＣＯ付き発振器１２の周波数
の制御を行うことで説明したが、ＶＣＯの付いていない
発振器を使用し、カウンタ１０の分周比を制御して内部
動作クロックの周波数を制御しても構わない。
数に差がある場合、例えば、送信側１７よりも受信側１
９のクロックの周波数の方が低い場合を図７に示す。こ
の場合、受信側１９のＦＩＦＯメモリ７の入力データ量
よりも出力するデータ量が少なくなるので、ｂ点からｃ
点の期間で、もとのａ点までのデータを出力しないうち
に、次の受信データがｃ点からｄ点の期間で入力されて
くる。ｄ点からｅ点、ｆ点からｇ点の期間についても同
様である。そのため、ＦＩＦＯメモリ７内に残るデータ
量は、徐々に増加していくことになり、ｂ点−ｄ点−ｆ
点−ｈ点−…をつなぐ線は、右上がりの線となる。ここ
で、送信側１７で発振するクロック周波数をＢｔ（Ｈ
ｚ）、受信側１９で発振するクロック周波数をＢｒ（Ｈ
ｚ）とし、ＦＩＦＯメモリ７の内部のデータ量の増減を
監視する期間をＴ0（秒）、Ｔ0で増減するデータ量をＤ
（ビット）とすれば、次の式が成立する。 Ｄ＝（Ｂt −Ｂr ）×Ｔ0 この式から、受信側１９ではＴ0 を設定して、ＦＩＦＯ
メモリ７内のデータの増減量Ｄ、つまり、減算器１５の
出力から、送・受信側の周波数差を求める。 Ｄ／Ｔ0 ＝Ｂt − Ｂr ＝（送・受信側の周波数差） そして、この計算によって求めた、変換部１６の出力に
より、送・受信側の周波数差の量に対応して、ＶＣＯ付
き発振器１２の周波数を制御すれば、ＶＣＯ付き発振器
１２から出力され、カウンタ１０にて所定の周波数とな
るクロックは、送信側１７で発振した周波数と全く同じ
周波数にすることができる。つまり、ＦＩＦＯメモリ７
の出力クロックが送信側１７で発振したクロックと同一
になるので、ＦＩＦＯメモリ７内のデータ量は、図５や
図６に示したように、ｂ点−ｄ点−ｆ点−ｈ点−をつな
ぐ線が水平となり、ＦＩＦＯメモリ７でオーバーフロー
やアンダーフローが発生することはない。上記実施例で
は、変換部１６の出力でＶＣＯ付き発振器１２の周波数
の制御を行うことで説明したが、ＶＣＯの付いていない
発振器を使用し、カウンタ１０の分周比を制御して内部
動作クロックの周波数を制御しても構わない。
【００１３】
【発明の効果】以上、説明したように、伝送路１８のク
ロック周波数、つまり伝送速度に関係なく、送信側１７
のクロック周波数に受信側１９の周波数を同期させるこ
とができ、送信側１７と受信側１９が同じ周波数のクロ
ックで動作できるようになるので、データのビット落ち
やビット涌きが発生することなく、正しくデータ伝送が
可能である。無線の伝送路１８を介して、データ伝送を
行うとすると、伝送路１８でのデータはバーストで伝送
する方式をとるのが、普通である。単なるデータではな
く、音声情報のようにリアルタイムで連続したデータを
伝送する場合には、送受の同期をとること以外に受信側
１９で連続的にデータを再生することも必要となり、本
方式が有効である。また、バーストの間隔が等間隔でな
い場合にも、本方式は適用が可能である。さらに本方式
は、伝送路１８のクロック周波数が送信側１７、受信側
１９のクロック周波数に対して、Ｎ倍あるいは１／Ｎ倍
（Ｎは整数）であって、従来の送受の同期方式が使用で
きる場合にも、適用が可能である。
ロック周波数、つまり伝送速度に関係なく、送信側１７
のクロック周波数に受信側１９の周波数を同期させるこ
とができ、送信側１７と受信側１９が同じ周波数のクロ
ックで動作できるようになるので、データのビット落ち
やビット涌きが発生することなく、正しくデータ伝送が
可能である。無線の伝送路１８を介して、データ伝送を
行うとすると、伝送路１８でのデータはバーストで伝送
する方式をとるのが、普通である。単なるデータではな
く、音声情報のようにリアルタイムで連続したデータを
伝送する場合には、送受の同期をとること以外に受信側
１９で連続的にデータを再生することも必要となり、本
方式が有効である。また、バーストの間隔が等間隔でな
い場合にも、本方式は適用が可能である。さらに本方式
は、伝送路１８のクロック周波数が送信側１７、受信側
１９のクロック周波数に対して、Ｎ倍あるいは１／Ｎ倍
（Ｎは整数）であって、従来の送受の同期方式が使用で
きる場合にも、適用が可能である。
【図１】本発明の一実施例を示すブロック図
【図２】従来方式のブロック図
【図３】伝送路を介してデータ伝送する場合のシステム
図
図
【図４】データを間欠的に伝送する場合の一例を示す模
式図
式図
【図５】本発明の場合の受信側ＦＩＦＯメモリの内部の
データ量を示す図
データ量を示す図
【図６】本発明の場合の受信側ＦＩＦＯメモリの内部の
データ量を示す図
データ量を示す図
【図７】従来方式の場合の受信側ＦＩＦＯメモリの内部
のデータ量を示す図
のデータ量を示す図
１：受信データ入力、２：受信クロック入力、３：ヘッ
ダ検出部、４：入力制御部、５，６：ＡＮＤゲート、
７：ＦＩＦＯメモリ、８：データ出力、９：クロック出
力、１０，１３，１４：カウンタ、１２：ＶＣＯ付き発
振器、１５：減算部、１６：変換部、１７：送信側装
置、１８：伝送路、１９：受信側装置。
ダ検出部、４：入力制御部、５，６：ＡＮＤゲート、
７：ＦＩＦＯメモリ、８：データ出力、９：クロック出
力、１０，１３，１４：カウンタ、１２：ＶＣＯ付き発
振器、１５：減算部、１６：変換部、１７：送信側装
置、１８：伝送路、１９：受信側装置。
Claims (2)
- 【請求項１】 送信側、受信側装置内部の動作クロック
周波数と伝送路の伝送速度とが異なる場合に、当該装置
と伝送路との間に速度差の吸収をするためのＦＩＦＯメ
モリを設けてデータ伝送を行う伝送システムおいて、上
記受信側装置のＦＩＦＯメモリ内のデータ量を監視し、
当該データ量の増減量により、上記受信側装置の動作ク
ロック周波数の制御を行い、上記送信側装置の動作クロ
ック周波数に同期をさせることを特徴としたデータ伝送
方式。 - 【請求項２】 請求項１において、検出した受信側装置
のＦＩＦＯメモリ内のデータ量が増加してきた場合に
は、その増加分から送信側と受信側のクロック周波数差
を検出し、受信側のクロック周波数を該増加分に対応し
た分だけ低く設定し、データ量が減少してきた場合は、
その減少分から受信側のクロック周波数を当該減少分に
対応した分だけ高く設定し、受信側のクロック周波数
を、送信側のクロック周波数に、平均的に追従させるよ
う制御することを特徴とするデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246599A JPH1093540A (ja) | 1996-09-18 | 1996-09-18 | データ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246599A JPH1093540A (ja) | 1996-09-18 | 1996-09-18 | データ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093540A true JPH1093540A (ja) | 1998-04-10 |
Family
ID=17150816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8246599A Pending JPH1093540A (ja) | 1996-09-18 | 1996-09-18 | データ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093540A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374319A (ja) * | 2001-06-18 | 2002-12-26 | Toa Corp | 受信装置及び受信再生方法 |
| GB2375934B (en) * | 2001-01-03 | 2004-10-20 | Vtech Communications Ltd | System clock synchronisation using phase-locked loop |
| JP2006067158A (ja) * | 2004-08-26 | 2006-03-09 | Sony Corp | データ処理装置およびデータ処理方法並びにデータ送受信システム |
| US7027424B1 (en) | 2000-05-24 | 2006-04-11 | Vtech Communications, Ltd. | Method for avoiding interference in a digital communication system |
| JP2007208392A (ja) * | 2006-01-31 | 2007-08-16 | Audio Technica Corp | 非同期デジタル無線通信方法およびそのシステム |
| US7359319B2 (en) | 2000-08-04 | 2008-04-15 | Nec Corporation | Synchronous data transmission system |
| US7664126B2 (en) | 2002-07-31 | 2010-02-16 | Sharp Kabushiki Kaisha | Data communication apparatus, intermittent communication method therefor, program describing the method and recording medium for recording the program |
| US7693488B2 (en) | 2004-09-30 | 2010-04-06 | Vtech Telecommunications Limited | System and method for asymmetric enhanced mode operation in a digital communication system |
-
1996
- 1996-09-18 JP JP8246599A patent/JPH1093540A/ja active Pending
Cited By (12)
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