KR100358398B1 - 패킷전송방식 - Google Patents

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Abstract

임의의 속도, 포맷의 비트 스트림을 전송할 때, 어플리케이션에 의존하지 않고 송신측과 수신측의 비트 스트림의 속도를 맞춘다.
송신측에서는 비트 스트림에 주기적으로 선두 비트의 위치를 부여함과 동시에, 상기 선두 비트 위치의 시각(싱크 타임)을 패킷에 부가하여 송신한다. 수신측에서는 패킷으로부터의 상기 비트스트림의 선두 비트 위치의 시각을 추출하고, 이 시각을 이용하여 수신측의 비트 스트림을 FIFO로부터 판독하는 속도를 제어한다.

Description

패킷 전송 방식
본 발명은 IEEE-P1394에 준거한 통신 제어 버스(이하 「P1394 시리얼 버스」라 함)을 이용하여 일정 속도의 비트 스트림을 패킷화하여 전송하는 경우에 이용하기 적합한 패킷 전송 방식에 관한 것이다. 또한 상술한 시리얼 버스의 상세는 「IEEE P1394 시리얼 버스 사양서」 로서 공개(1993년 10월 14일 발행)되어 있다.
종래 비트 스트립을 패킷화하여 전송하는 경우, 송신측에서는 소정 포맷으로 패킷화한 비트 스트림의 선두에 헤더를 부여하고, 수신측에서는 패킷의 헤더 위치를 검출하여 상기 헤더의 위치 정보를 이용하여 송신측과 동기를 취하고 있다.
그러나, 상기 종래의 방법은 비트 스트림의 포맷이 바뀔 때마다 헤더의 위치를 검출하는 수단을 바꾸어야만 하고, 따라서 어플리케이션에 의존해야 한다는 문제가 있었다.
본 발명은 이와 같은 문제점을 해결하기 위해 이루어진 것으로서, 임의의 속도, 포맷의 비트 스트림을 전송할 때, 어플리케이션에 의존하지 않고 송신측의 비트 스트림과 수신측의 비트 스트림의 속도를 맞출 수 있는 패킷 전송 방식을 제공하는 것을 목적으로 한다.
또, 본 발명은 송신측의 비트 스트림과 수신측의 비트 스트림의 속도를 맞추고, 위상 관계를 일정하게 제어할 수 있는 패킷 전송 방식을 제공하는 것을 목적으로 한다.
또한, 본 발명은 전송 중에 손실된 데이타량을 검출할 수 있는 패킷 전송 방식을 제공하는 것을 목적으로 한다.
또한 본원의 관련 출원으로서 동출원인에 의해 하기의 6건의 출원이 제안되어 있다.
1. 구주 공개 번호 : 0614297
2. 일본 출원 번호 : 05126682
3. 일본 출원 번호 : 05200055
4. 일본 출원 번호 : 06051246
5. 일본 출원 번호 : 06134940
6. 일본 출원 번호 : 06165883
이들 6건은 모두 대응 미국 특허 출원중이다.
상기 과제를 해결하기 위해, 본 발명은 소정 속도의 비트 스트림을 패킷화하여 전송하는 패킷 전송 방식에 있어서, 송신측에는, 비트 스트림에 주기적으로 선두 비트의 위치를 부여하는 수단과, 상기 부여된 선두 비트 위치의 시각을 패킷에 부가하는 수단을 설치하고, 수신측에는, 수신한 패킷의 일시 축적 수단과, 수신한 패킷에 부가되어 있는 선두 비트 위치의 시각을 추출하는 수단과, 상기 추출한 시각을 이용하여 일시 축적 수단으로부터의 비트 스트림의 판독 속도를 제어하는 수단을 설치한 것을 특징으로 한다.
여기서, 선두 비트의 위치를 부여하는 수단은 예를 들면 비트 스트림의 속도와 동일한 속도로 동작하는 카운터이다. 또, 수신측 비트 스트림의 판독 속도의 제어는 수신한 패킷으로부터 추출한 선두 비트 위치의 시각에 소정치를 가산한 시각에서의 비트 스트림의 위치를 수신측 비트 스트림의 선두 비트의 위치로 정하고, 상기 선두 비트의 위치 간격을 기초로 하여 행한다.
본 발명은 또한 송신측에 소정 시간마다 비트 스트립의 비트의 위치를 패킷에 부가하는 수단을 설치하고, 수신측에 송신측에서 부가된 비트 스트립 비트의 위치를 기초로 수신측의 선두 비트의 위치를 정하여 일시 축적 수단에 송출하는 수단과, 수신측의 선두 비트의 위치를 일시 축적 수단으로부터 판독한 시각과 패킷으로부터 추출한 선두 비트 위치의 시각을 기초로 하여 일시 축적 수단으로부터의 비트 스트림의 판독 속도를 제어하도록 구성했다.
또, 본 발명은 송신측에서 패킷 길이를 패킷에 부가하고, 수신측에서 상기 패킷 길이와 상기 비트 스트립의 비트의 위치를 이용하여 전송중에 손실된 데이타량을 검출하도록 구성했다.
그리고, 본 발명에서는 송신측 시각과 수신측 시각의 시각을 맞추도록 구성했다.
본 발명에 따르면, 수신측에서는 송신측에서 패킷에 부가한 비트 스트림의 선두비트 위치의 시각을 추출하고, 상기 추출된 시각을 이용하여 수신측의 비트 스트림을 일시 축적 수단으로부터 판독 속도를 제어함으로써, 송신측과 수신측의 비트 스트림의 속도를 맞출 수 있다.
수신측의 비트 스트림의 판독 속도의 제어는 수신한 패킷으로부터 추출한 선두비트 위치의 시각에 소정치를 가산한 시각에서의 비트 스트림의 위치를 수신측 비트 스트림의 선두 비트의 위치로 정하고, 예를 들면 상기 선두 비트의 위치 간격 차분이 0이 되도록 한다.
또, 수신측의 비트 스트림의 판독 속도의 제어는 송신측에서 부가된 비트 스트림의 비트의 위치를 기초로 수신측의 선두 비트의 위치를 정하고, 상기 선두 비트의 위치를 일시 축적 수단으로부터 판독한 시각과 패킷으로부터 추출한 선두 비트 위치의 시각을 기초로 하여 행한다. 이와 같이 하면, 송신측의 비트 스트림과 수신측의 비트 스트림의 속도를 맞추고, 위상을 일정한 관계로 제어할 수 있다.
이상 상세하게 설명한 바와 같이 본 발명에 따르면, 임의의 속도, 포맷의 비트 스트림을 전송할 때, 어플리케이션에 의존하지 않고 송신측의 비트 스트림과 수신측의 비트 스트립의 속도를 맞출 수 있다.
또, 본 발명에 따르면 송신측의 비트 스트림과 수신측의 비트 스트림의 속도를 맞추고, 위상 관계를 일정하게 제어할 수 있다. 또한, 본 발명에 따르면 손실된 패킷의 데이타량을 검출할 수 있다.
이하, 본 발명의 실시예에 관해,
[1] P1394 시리얼 버스를 이용한 통신 시스템,
[2] 본 발명의 제1 실시예,
[3] 본 발명의 제2 실시예의 순서로 상세하게 설명한다.
[1] P1394 시리얼 버스를 이용한 통신 시스템
본 발명을 4Mbps의 비트 스트림을 P1394 시리얼 버스에 실어 전송하는 경우의 2가지의 실시예에 관해 설명한다. 우선, 2개의 실시예에 공통인 P1394 시리얼 버스를 이용한 통신 시스템에 관해 설명한다.
제10도에 이와 같은 통신 시스템의 예를 도시한다. 상기 통신 시스템은 4대의 디지탈 비디오 테이프 레코더(VTR1∼4), 1대의 디지탈 캠코더(CAM), 1대의 편집기 및 1대의 컴퓨터를 구비하고 있다. 그리고, 각 기기 사이에는 P1394 시리얼 버스의 케이블로 접속되어 있다. 각 기기는 P1394 시리얼 버스의 케이블로부터 입력되는 정보 신호 및 제어 신호를 중단하는 기능을 갖고 있으므로, 상기 통신 시스템은 각 기기가 공통 P1394 시리얼 버스에 접속되어 있는 통신 시스템과 등가이다.
버스를 공유하고 있는 기기에 있어서의 데이타의 전송은 제11도와 같이 소정의 통신 사이클(예를 들면 125μsec)마다 시분할 다중에 의해 행해지고 있다. 버스상에 서의 통신 사이클의 관리는 사이클 마스터라 불리는 소정의 기기에 의해 행해지고, 사이클 마스터가 통신 사이클의 개시할 때인 것을 나타내는 동기 패킷(사이클 스타트 패킷)을 버스상의 다른 기기에 전송함으로써 그 통신 사이클에서의 데이타 전송이 개시된다. 또한, 사이클 마스터는 P1394 시리얼 버스에 각 기기를 접속하여 통신 시스템을 구성하면, IEEE-P1394로 규정하는 수법에 의해 자동적으로 결정된다.
하나의 통신 사이클 중에서의 데이타 전송의 형태는 비디오 데이타나 오디오데이타 등의 동기형(Isochronous) 데이타와, 접속 제어 커맨드 등의 비동기형(Asynchronous) 데이타의 2종류이다. 그리고, 동기형 데이타 패킷이 비동기형 데이타 패킷보다 먼저 전송된다. 동기형 데이타 패킷 각각에 채널 번호 1, 2, 3, ‥‥N을 부여함으로써 복수의 동기형 데이타를 구별할 수 있다. 송신해야 할 모든 채널의 동기형 데이타 패킷 송신이 종료한 후에, 다음 사이클 스타트 패킷까지의 기간이 비등기형 데이타 패킷의 전송에 사용된다.
[2] 본 발명의 제1 실시예
2-1) 송신측의 타이밍
우선 제1도를 참조하면서 제1 실시예에서의 송신측의 타이밍에 관해 설명한다. 이 도면에서 (a)는 입력되는 비트 스트림, (b)는 4MHz의 클릭을 카운트하는 카운터의 출력치, (c)는 송신되는 동기형 데이타 패킷을 도시한다. 또한, 본 발명의 대상이 되는 패킷은 동기형 데이타 패킷뿐이므로 이하 간단히 패킷이라 한다.
입력되는 비트 스트림은 IEEE-P1394의 사양으로 결정되는 바와 같이 125μs마다 패킷화되어 전송된다. 여기서는 기간 T1에서 후술하는 FIFO에 기록된 비트 스트림은 패킷 P1로서 기간 T2에서 FIFO에 기록된 비트 스트링은 패킷 P2로서 전송된다.
본 실시예에서는 입력되는 비트 스트림을 가상적으로 일정 주기로 반복하는 비트열의 집합으로 생각하고, 즉 현실적으로는 일정 주기를 갖고 있지 않거나 다른 주기로 반복되고 있는 비트 스트림을 일정 주기로 반복하고 있는 비트열의 집합으로 간주하고, 가상적으로 프레이밍을 하고 있다. 상기 프레이밍을 행하기 위해 입력되는 비트 레이트와 동일한 속도로 동작하는 카운터를 이용하고 있다. 상기 카운터의 출력치가 제1(b)도이다.
또, 패킷에는 싱크 타임(Sync Time)이 선두에 부여되어 있는 것과, 부여되어 있지 않는 것이 있다. 이것은 그 패킷에서 전송되는 비트 스트림 중에 비트 스트림의 선두 비트가 포함되어 있는지의 여부에 의존한다. 본 실시예에서는 카운터의 출력치가 0인 위치를 프레임의 선두로 했다.
싱크 타임이란 프레임의 선두 비트에서의 P1394의 사이클 타이머(Cycle Timer)가 가리키는 시각이다. 상기 사이클 타이머는 각 기기 내에 설치되어 있고, 소정의 주기(예, 128초)에서 일주하는 시각을 갖고 있다.
송신측과 수신측의 클럭은 독립하여 있고, 동기를 하고 있지 않기 때문에 클럭의 오차가 누적되고, 송신측에서 비트 스트림을 FIFO에 기입하는 속도와, 수신측에서 비트 스트림을 FIFO로부터 판독하는 속도가 조금씩 어긋난다. 이것을 조절하기 위한 정보로서 싱크 타임을 이용한다. 상기 조절 방법의 상세한 것에 관해서는후술한다.
본 실시예의 전송 방식은 어플리케이션에 의존하지 않기 때문에, 비트 스트림의 내용을 해석하여 선두 비트를 결정할 수 없다. 그래서, 비트 스트림과 동일한 속도로 하나씩 증가하는 카운터를 준비하고, 상기 카운터의 출력치가 0으로 된 위치를 선두 비트로 했다. 상기 카운터는 P1394의 일주기인 125μs보다 길어져야만 한다. 이것은 하나의 패킷 중에 2개 이상의 싱크 타임을 기입할 수 없기 때문이다. 본 실시예에서는 일주기의 길이가 250μs의 카운터, 예를 들면 4MHz의 클럭을 1000카운트하면 일주하는 카운터를 이용했다.
제1도의 주기 T1 중에서는 카운터의 출력치가 0으로 되어 있으므로 패킷 P1에는 싱크 타임이 부가되어 있다. 마찬가지로, 주기 T3 중에도 카운터의 출력치가 0이 되므로 패킷 P3에는 싱크 타임이 부가되어 있다. 그러나, 주기 T2에서는 카운터치는 0으로 되지 않으므로 패킷 P2에는 싱크 타임이 포함되어 있지 않다. 제1도에서는 카운터의 출력치가 0일 때부터 비트 스트립의 값을 가령 A, B, C‥‥로 했다. 이것은 나중에 수신측의 설명에서 이용한다. 또한, A, B, C등의 각각은 1비트가 아닌 복수 비트라도 된다.
2-2) 송신 회로
다음으로, 제2도를 참조하면서 송신 회로를 설명한다. 입력된 비트 스트림 a 는 4MHz의 클럭 b에 동기하여 FIFO에 기입된다. 한편, P1394 인터페이스(이하 「P1394 I/F」 라 함;3)은 판독 요구 신호 e를 싱크 타임 부여 회로(2)에 출력하고, FIFO(1)로부터 데이타를 판독하도록 지시한다.
싱크 타임 부여 회로(2)는 앞으로 출력되는 패킷에 싱크 타임을 기입할것인지의 여부를 판단하고, 만약 필요하다면 싱크 타임을 데이타 f로서 P1394 I/F(3)에 출력한다. 그 후에는 P1394 I/F(3)으로부터의 판독 요구 신호 e에 맞추어 판독 요구 신호 c를 FIFO에 출력하고, FIFO(1)로부터 데이타 d를 판독하고, P1394 I/F(3)에 보낸다.
싱크 타임을 부여할것인지 여부의 판단은 이하와 같이 행할 수 있다. 클럭 b에서 카운트 업하는 카운터(4)의 출력치가 비교 회로(5)에 출력된다. 비교 회로(5)는 카운터(14)의 출력치가 0으로 되면 출력 신호를 싱크 타임 부여 회로(2)와 래치(6)에 출력한다. 이에 따라 싱크 타임 부여 회로(2)에서는 앞으로 출력을 하고자하는 패킷에 싱크 타임을 기입하는지 여부를 판단할 수 있다.
여기서, 싱크 타임으로서 기록되는 값은 래치(6)가 출력하는 값이다. 래치(6)는 비교 회로(5)가 출력을 한 시점에서의 사이클 타이머(7)의 값을 래치하고, 싱크타이머 부여 회로(2)에 출력을 한다.
카운터(8)가 출력하는 패킷 길이 g는 앞의 주기에서 기입된 비트 스트림의 길이이다. 이 값은 P1394 I/F(3)에 부여된다. 실제의 회로에서는 제1도에 도시한 바와 같이 일주기 125μs의 사이에 기입된 비트 스트림의 길이는 기입된 타이밍과 클럭의 지터 등의 영향으로 반드시 일정하지는 않다. 따라서, 각 주기마다 패킷 길이를 P1394 I/F(3)에 부여한다.
P1394 I/F(3)는 125μs 주기의 선두에서 리세트 신호 h를 출력한다. 비교 회로(5)와 카운터(8)는 상기 리세트 신호 h에 의해 리세트되고, 다음 주기에 준비한다.
2-3) 수신측 타이밍
다음으로, 제3도를 참조하면서 수신측의 타이밍에 관해 설명한다. 상기 도면에서 (a)는 수신한 패킷, (b)는 수신한 패킷으로부터 생성된 비트 스트림, (c)는 4MHz의 클럭을 카운트하는 카운터의 출력치를 나타낸다.
P1394 시리얼 버스를 경유하여 수신한 패킷은 후술하는 FIFO를 통하여 비트스트림으로서 판독된다. 수신측도 송신측과 마찬가지로 비트 스트림과 동기하여 동작하고 있는 카운터가 있다. 상기 카운터는 송신측의 카운터와는 독립적으로 동작하고 있기 때문에 동일한 시각에서도 송신측과는 다른 값을 취한다. 상술한 바와 같이, 송신측 클럭과 수신측 클럭은 독립하여 동작하고 있으므로 서로 어긋남이 발생한다. 송신측과 수신측의 비트 레이트는 평균하여 동일해야만 하므로 싱크 타임을 이용하여 상기 어긋남을 수정한다.
이하에 싱크 타임을 이용하여 상기 어긋남을 수정하는 방법을 설명한다. 싱크타임이 기입되어 있는 패킷(예를 들면 제3도의 패킷 P4)이 수신되면 패킷으로부터 싱크 타임을 판독하고, 소정의 지연 시간 td를 더한 시각을 수신측의 비트 스트림의 선두 비트로 한다. 지연 시간 td를 더하는 이유는 패킷에 기록되어 있는 싱크 타임의 시각은 송신측의 시각으로서 수신측에서 패킷이 수신되고, 그 패킷에 기록된 데이타가 비트 스트림으로서 판독되었을 때에는 패킷의 지터 AT 등의 요인으로 싱크 타임의 시각을 경과하고 있기 때문이다. 또한, 상기 지터는 P1394 시리얼 버스의 사양상 발생되는 것이다.
다음으로 상기 싱크 타임에 지연 시간 td를 더한 시각의 카운터의 출력치를 래치하여 둔다. 제3(c)도에서는 59이다. 그리고, 다음에 또 싱크 타임이 기입되어 있는 패킷을 수신한 때에 동일한 처리를 행하고, 카운터 출력치를 래치한다. 그후, 전회 래치한 카운터 출력치와 금회 래치한 카운터 출력치의 차를 구한다. 수신측의 카운터도 송신측과 동일하고, 4MHz의 클럭을 1000 카운트하면 일주한다. 따라서, 송신측의 비트 레이트와 수신측의 비트 레이트가 동일하면 래치한 2개의 값은 동일하게 되고, 차는 0이 된다. 상기 차가 0이 아닌 경우에는 수신측이 판독클럭을 작성하고 있는 PLL(상세한 것은 후술)에 그 차를 출력하고, 수신측의 비트 레이트를 조절한다. 이에 따라 송신측과 수신측의 비트 레이트를 평균하여 동일하게 할 수 있다.
송신측에서는 비트 스트림의 값이 제1도의 예에서는 A인 곳이 선두 비트였다. 그러나, 수신측에서는 반드시 선두 비트가 A인 것으로는 한정되지 않는다(제3도의 예에서는 C이다). 따라서, 제4도에 도시한 바와 같이 송신측의 주기와 수신측의 주기에서는 위상이 통상 어긋나 있다. 그러나, 평균하여 송신측과 수신측에서 동일한 비트 레이트라면 좋고, 위상의 어긋남은 문제가 되지 않는다.
2-4) 수신 회로
다음으로, 제5도를 참조하면서 수신 회로를 설명한다. P1394 시리얼 버스(9)를 통하여 P1394 I/F(11)에서 수신된 패킷 j는 FIFO(12)에 출력되고, PLL(22)로부터 출력되는 4MHz의 클럭 m에 동기하여 4MHz의 비트 스트림 k로서 판독된다.
한편, P1394 I/F(11)로부터 출력된 패킷 j는 싱크 타임 추출 회로(13)에도출력되고, 싱크 타임이 추출된다. 상기 싱크 타임에는 딜레이 회로(레지스터;15)에 세트되어 있는 지연 시간 td가 가산기(14)에서 가산되고, 비교 회로(16)에서 사이클 타이머(17)의 출력과 비교되어 동일하다면 출력을 한다.
사이클 타이머의 값은 송신측도 수신측도 동일한 절대 시각을 갖고 있다. 이것은 전술한 사이클 타이머가 125μs마다 버스에 송출하는 사이클 스타트 패킷에 사이클 마스터에 설치되어 있는 사이클 타이머의 절대 시각이 기입되어 있고, 버스에 접속되어 있는 각 기기는 사이클 스타트 패킷을 수신하여 거기에 기입되어 있는 절대 시각에 의해 자신의 사이클 타이머의 시각을 보정하기 때문이다.
비교 회로(16)의 출력은 앤드 회로(19)와 래치(18) 및 래치(23)에 출력된다. 래치(23)는 비교 회로(16)으로부터의 출력에 의해 카운터(20)의 출력을 래치한다. 카운터(20)는 비트 스트림의 판독 클럭 m에서 하나씩 증가하고, 주기는 송신측과 동일한 1000이다.
래치(21)는 전원 투입 후에 한번만 래치가 걸린다. 상기 래치(21)에서 래치된 값이 수신측의 선두 비트이다. 그 후에, 이 값은 변경시키지 않기를 원하기 때문에, 한번만 래치가 행해지도록 되어 있다. 이것을 래치(18)에서 실현하고 있다. 래치(18)는 전원 투입후에 최초의 비교 회로(16)로부터의 출력에서 로우 레벨을 래치한다. 따라서, 그 이후는 앤드 회로(19)에 로우 레벨을 계속해서 출력한다. 상기 회로에 의해 래치(21)에는 비교 회로(16)로부터의 출력은 한번밖에 입력되지 않고, 래치(21)는 한번만 래치되게 된다.
감산기(24)에서는 래치(21)의 출력으로부터 래치(23)의 출력을 감산하고,PLL(22)에 출력한다. 만약 감산기(24)의 출력이 0보다 크면 전회의 선두 비트의 위치보다 작은 값을 래치한 것이 되므로 PLL(22)에는 위상이 빨라지는 것과 같은 값을 출력하고 반대의 경우에는 위상이 지연되는 것과 같은 값을 출력하면 좋다. 이 결과, 수신측의 비트 레이트를 송신측의 비트 레이트에 맞출 수 있다.
[3] 본 발명의 제2 실시예
다음으로 제6도∼제9도를 참조하면서 본 발명의 제2 실시예에 관해 설명한다. 여기서 제1 실시예와 대응하는 부분에는 동일한 번호를 붙인다.
3-1) 송신측의 타이밍
우선, 제6도를 참조하면서 송신측의 타이밍에 관해 설명한다. 이 도면에서 (a)는 입력되는 비트 스트림, (b)는 4MHz의 클럭을 카운트하는 카운터의 출력치, (c)는 송신되는 패킷을 도시한다.
제1 실시예와의 차이는 모든 패킷에 패킷 길이와 데이타 블럭 번호(Data Block Number ;이하 「DBN」이라 함)가 부가되어 있는 것이다. 패킷 길이는 제1 실시예에서 설명한 바와 같이 전의 주기에서 FIFO에 기입된 비트 스트림의 길이이다. 그리고, DBN은 각 패킷의 최초에 기입되어 있는 비트 카운터의 출력치이다.
또, 본 실시예에서는 싱크 타임이 프레임의 선두 비트의 시각을 나타내고 있는것을 이용하여 수신측에서 싱크 타임에 소정의 지연 시간 td를 더한 시각에 FIFO로부터 프레임의 선두 비트를 판독하도록 함으로써 송신측에 입력되는 비트 스트림과 수신측으로부터 출력되는 비트 스트림 사이의 위상을 제어하기 위해서도 이용한다.
3-2) 송신 회로
다음으로 제7도를 참조하면서 송신 회로를 설명한다. 입력된 비트 스트림 a는 4MHz의 클럭 b에 동기하여 FIFO(1)에 기입된다. 한편, P1394 I/R(3)은 판독 요구 신호 e를 싱크 타임, DBN 부여 회로(2')에 출력하고, FIFO로부터 데이타를 판독하도록 지시한다.
싱크타임, DBN 부여 회로(2')는 앞으로 출력하는 패킷에 싱크 타임을 기입하는지 여부를 판단하고, 만약 필요하다면 싱크 타임과 카운터(4)로부터 입력되는 DBN을 데이타 f'로 하여 P1394 I/F(3)에 출력한다. 그 후에는 P1394 I/F(3)으로부터의 판독 요구 신호 e에 맞추어 판독 요구 신호 c를 FIFO(1)에 출력하고, FIFO(1)로부터 데이타 d를 판독하고, P1394 I/F(3)에 보낸다. 또한, 싱크 타임을 기입할 필요가 없으면 DBN만을 P1394 I/F(3)에 보낸다.
싱크 타임을 부여하는지 여부의 판단 기준 및 싱크 타임으로서 기입되는 값은 제1 실시예와 동일하다. 또, 카운터(8)가 출력하는 패킷 길이 g, 및 P1394 I/F(3)이 출력하는 리세트 신호 h의 작용도 제1 실시예와 동일하다.
3-2) 수신측의 타이밍
다음으로 제8도를 참조하면서 수신측의 타이밍에 관해 설명한다. 상기 도면에서 (a)는 수신한 패킷, (b)는 수신한 패킷으로부터 생성된 비트 스트림, (c)는 프레이밍 비트, (d)는 4MHz의 클럭을 카운트하는 카운터 출력치이다.
P1394 시리얼 버스를 경유하여 수신한 패킷은 후술하는 FIFO로부터 비트 스트림으로서 판독한다. 제1 실시예에서 설명한 바와 같이 송신측의 클럭과 수신측의클럭은 독립하여 동작하고 있으므로, 서로 어긋남이 생긴다. 송신측과 수신측의 비트 레이트는 평균하여 동일해야만 하므로, 싱크 타임을 이용하여 상기 어긋남을 수정하고, 동시에 송신측과 수신측 각각의 비트 스트림 간의 위상 제어를 행하는 방법에 관해 설명한다.
패킷 P4가 수신되면 데이타부는 FIFO에 기입되고, DBN과 싱크 타임이 추출된다. 수신측에는 패킷의 데이타를 판독할 때마다 카운트 업하는 카운터가 있고, 제 8도의 (d)가 그 출력치를 나타내고 있다. 이 카운터 출력치는 DBN을 수취할 때마다 DBN에 맞춰진다. 제8도의 패킷 P4에는 DBN=998이 기록되어 있으므로, 카운터의 출력치는 강제적으로 998에 맞춰지게 된다. 정상적으로 동작하고 있으면, 카운터의 출력치는 DBN을 수취한 시점에서는 998이다.
이와 같이 하여 DBN에 의해 값이 보정되는 카운터의 출력치가 0으로 되었을 때 프레이밍 비트를 1로 하여 FIFO에 기입하고, 그 때 동시에 FIFO에 기입된 데이타가 프레임의 선두 비트인 것을 나타낸다. 이 때문에, FIFO는 데이타의 폭보다 1비트 넓은 데이타 버스를 갖고 있다. FIFO로부터는 비트 스트림과 동시에 프레이밍 비트도 판독한다. 그것을 제8(c)도에 도시한다. 상기한 바와 같이 프레이밍 비트가 1인 데이타는 프레임의 선두 비트로서, 상기 데이타가 판독된 시각이 싱크 타임에 소정의 지연 시간 td를 더한 시각이 되도록 판독하는 측의 PLL을 조절한다. 이에 따라 송신측과 수신측 사이에서 일정한 위상을 보증할 수 있다.
3-4) 수신 회로
다음으로 제9도를 참조하면서 수신 회로를 설명한다. P1394 I/F(11)은 패킷을 수신하면 기입 신호 n과 함께 패킷 p를 데이타 추출 회로(25), DBN 추출 회로(26), 및 싱크 타임 추출 회로(13)에 출력한다.
DBN 추출 회로(26)는 패킷 p로부터 DBN을 판독하고, 카운터(27)에 출력한다. 카운터(27)는 기입 신호 q에 의해 카운트 업하고, DBN 추출 회로(26)로부터 DBN이 입력되었을 때에는 출력치가 DBN에 맞춰지게 된다. 카운터(27)는 비교 회로(28)에 카운터값을 출력한다.
비교 회로(28)에서는 카운터(27)로부터의 출력과 0을 비교하여 0이면 데이타부 추출 회로(25)에 신호를 출력한다. 데이타부 추출 회로(25)에서는 P1394 I/F(11)로부터 입력되는 패킷 p로부터 데이타부 r을 추출하고, 기입 신호 q와 함께 FIFO(12')에 기입한다. 또, 이 때 비교 회로(28)로부터 카운터(27)의 출력치가 0인 것을 나타내는 신호가 입력되면 FIFO(12')에 기입되는 프레이밍 비트를 1로 한다. 이에따라 FIFO(12') 내의 프레이밍 비트가 1인 데이타는 프레임의 선두인 것을 알 수 있다.
싱크 타임 추출 회로(13)는 패킷으로부터 싱크 타임을 추출하고, 가산기(14)에서 소정의 지연 시간 td를 가산하며, 가산 결과를 감산기(24)에 출력한다. FIFO(12')에 데이타와 함께 기입된 프레이밍 비트는 데이타와 함께 판독하고, 래치(29)에 출력된다. 래치(29)에서는 사이클 타이머(17)로부터의 값을 FIo(12')로부터의 출력이 1로 되었을 때 래치하고, 래치된 값을 감산기(24)에 출력한다.
감산기(24)에서는 래치(29)로부터 입력된 시각에서 가산기(64)로부터 입력된 시각을 감산하여, PLL(22)에 출력한다. PLL(22)는 정(+)의 값을 입력하면, 그 크기에 따라 빠른 방향(주파수가 높아지는 방향)으로 클럭 m을 움직이고, 부(-)의 값이 입력되면 그 크기에 따라 지연된 방향(주파수가 낮아지는 방향)으로 클럭 m을 움직인다. 이에 따라 송신측에 입력되는 비트 스트림과 수신측으로부터 판독되는 비트 스트림을 일정한 위상 관계로 제어할 수 있다.
또, 본 실시예에서는 패킷 길이를 이용하여 손실된 패킷의 데이타량을 산출할수도 있다. 예를 들면 제8도의 경우, 패킷 P4의 하나 전의 패킷의 DBN은 498이고 그 패킷 길이는 500이므로, 정상적으로 동작하고 있으면 상기 DBN에 패킷 길이를 가산한 값은 다음 패킷 P4의 DBN과 동일해진다. 그러나, P4가 손실되면 DBN 추출 회로(26)가 추출하는 DBN은 다음에 수신하는 패킷에 부여되어 있는 498이 되므로 500비트가 손실된 것을 알 수 있다.
또한, 본 실시예에서는 수신측에서 DBN을 수취했을 때의 카운터(27)의 출력치가 DBN과 상이한 것을 검출함으로써 패킷의 손실을 검출할 수 있다. 예를 들면 제8도의 경우 패킷 P4가 손실되면, DBN 추출 회로(26)가 추출하는 DBN은 다음에 수신하는 패킷에 부여되어 있는 498이 된다. 한편, 카운터(27)의 출력치는 998로 되어 있다.
제1도는 본 발명의 제1 실시예에서의 송신측 신호의 타이밍의 일예를 설명하는 도면.
제2도는 본 발명의 제1 실시예에서의 송신 회로를 도시한 블럭도.
제3도는 본 발명의 제1 실시예에서의 수신측 신호의 타이밍의 일예를 설명하는 도면.
제4도는 본 발명의 제1 실시예에서의 송신측과 수신측의 선두 비트와 주기 관계의 일예를 설명하는 도면.
제5도는 본 발명의 제1 실시예에서의 수신 회로를 도시한 블럭도.
제6도는 본 발명의 제2 실시예에서의 송신측 신호의 타이밍의 일예를 설명하는 도면.
제7도는 본 발명의 제2 실시예에서의 송신 회로를 도시한 블럭도.
제8도는 본 발명의 제2 실시예에서의 수신측 신호의 타이밍의 일예를 설명하는 도면.
제9도는 본 발명의 제2 실시예에서의 수신 회로를 도시한 블럭도.
제10도는 P1394 시리얼 버스를 이용한 통신 시스템의 일예를 도시한 도면.
제11도는 P1394 시리얼 버스에서의 통신 사이클의 일예를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
P1∼P4 : 패킷 A, B, C··· : 비트 스트림
1, 12 : FIFO 2 : 싱크 타임 부여 회로
2' : 싱크 타임, DBN 부여 회로 3, 11 : P1394 I/F
4, 8, 20, 27 : 카운터 5, 16 : 비교 회로
6, 18, 21, 23, 29 : 래치 7, 17 : 사이클 타이머
9 : P1394 시리얼 버스 13 : 싱크 타임 추출 회로
14 : 가산기 15 : 딜레이 회로(레지스터)
19 : 앤드 회로 22 : PLL 회로
24 : 감산기 25 : 데이타부 추출 회로
26 : DBN 추출 회로

Claims (10)

  1. 소정 속도의 비트 스트림을 패킷화하여 전송하는 패킷 전송 방식(packet transmission method)에 있어서,
    송신측에서 상기 비트 스트림의 프레임의 선두 비트의 위치를 주기적으로 정하는 단계,
    패킷화될 비트 스트림을 포함하는 데이터가 상기 비트 스트림의 선두 비트를 포함하고 있는지 여부를 검출하고, 상기 비트 스트림의 상기 정해진 선두 비트의 위치에 따른 시각을 나타내는 데이터를 비트 스트림의 선두 비트를 포함하는 패킷에 부가함으로써 비트 스트림을 패킷화하는 단계,
    수신측에서 상기 패킷화 단계에 의해 생성된 수신 패킷을 일시 저장하는 단계,
    상기 비트 스트림의 상기 선두 비트의 정해진 위치에 따른 시각을 나타내는 데이터를 포함하는 각각의 수신 패킷으로부터 상기 비트 스트림의 상기 선두 비트 위치의 시각을 추출하는 단계, 및
    상기 추출한 시각을 이용하여 일시 저장된 각각의 수신 패킷내에 포함된 비트 스트림의 판독 속도를 제어하는 단계
    를 포함하는 것을 특징으로 하는 패킷 전송 방식.
  2. 제1항에 있어서,
    상기 비트 스트림의 상기 선두 비트의 위치를 추출한 시각에 소정치를 가산한 시각에서 상기 비트 스트림의 위치를 정하고, 상기 비트 스트림의 상기 선두 비트위치를 기초로 하여 수신측의 판독 속도를 제어하는 단계를 더 포함하는 것을 특징으로 하는 패킷 전송 방식.
  3. 제1항에 있어서,
    상기 송신측에서 패킷 길이를 패킷에 부가하고, 상기 수신측에서 상기 패킷 길이와 비트 스트림의 비트 위치를 이용하여 전송 동작 중에 소실된 데이타량을 산출하는 단계를 더 포함하는 것을 특징으로 하는 패킷 전송 방식.
  4. 제1항에 있어서,
    상기 패킷화된 비트 스트림의 송신 시각과 상기 패킷화된 비트 스트림의 수신 시각을 맞추는 단계를 더 포함하는 것을 특징으로 하는 패킷 전송 방식.
  5. 소정 속도의 비트 스트림을 패킷화하여 전송하는 패킷 전송 방식에 있어서,
    송신측에서 상기 비트 스트림의 프레임의 선두 비트의 위치를 주기적으로 정하는 단계,
    패킷화될 비트 스트림을 포함하는 데이터가 상기 비트 스트림의 선두 비트를 포함하고 있는지 여부를 검출하고, 상기 비트 스트림의 상기 정해진 선두 비트의 위치에 따른 시각을 나타내는 데이터를 비트 스트림의 선두 비트를 포함하는 패킷에 부가함으로써 비트 스트림을 패킷화하는 단계,
    수신측에서 상기 패킷화 단계에 의해 생성된 수신 패킷을 일시 저장하는 단계,
    상기 비트 스트립의 상기 선두 비트의 정해진 위치에 따른 시각을 나타내는 데이터를 포함하는 각각의 수신 패킷으로부터 상기 비트 스트림의 상기 선두 비트위치의 시각을 추출하는 단계, 및
    상기 추출한 시각을 이용하여 일시 저장된 각각의 수신 패킷내에 포함된 비트 스트림의 판독 속도를 제어하는 단계를 포함하고,
    상기 비트 스트림의 상기 선두 비트의 위치를 정하는 상기 단계는 상기 비트 스트림의 속도와 동일한 속도로 카운터를 동작시키는 단계를 포함하는 것을 특징으로 하는 패킷 전송 방식.
  6. 소정 속도의 비트 스트림을 패킷화하여 전송하는 패킷 전송 시스템 및 다수의 기기를 갖는 통신 시스템에 있어서,
    송신측에서 상기 비트 스트림의 프레임의 선두 비트의 위치를 주기적으로 정하는 수단,
    패킷화될 비트 스트림을 포함하는 데이터가 상기 비트 스트림의 선두 비트를 포함하고 있는지 여부를 검출하는 수단과, 상기 비트 스트림의 상기 정해진 선두 비트의 위치에 따른 시각을 나타내는 데이터를 비트 스트립의 선두 비트를 포함하는 패킷에 부가하는 가산기를 포함하는 비트 스트립 패킷화 수단,
    상기 패킷화 수단에 의해 생성된 각각의 수신 패킷을 수신측에 일시 저장하는 일시 저장 메모리,
    상기 비트 스트림의 상기 선두 비트의 정해진 위치에 따른 시각을 나타내는 데이터를 포함하는 각각의 수신 패킷으로부터 상기 비트 스트림의 상기 선두 비트의 위치의 시각을 추출하는 수단, 및
    상기 추출한 시각에 응답하여 일시 저장된 각각의 수신 패킷내에 포함된 비트 스트림의 판독 속도를 제어하는 제어 회로
    를 포함하는 것을 특징으로 하는 통신 시스템.
  7. 제6항에 따른 패킷 전송 시스템으로서,
    상기 송신측에, 소정 시간마다 상기 비트 스트림의 비트의 위치를 비트 스트림을 패킷화하기 위한 수단에 의해 생성된 패킷에 부가하는 수단을 설치하고,
    상기 비트 스트림의 상기 선두 비트가 수신측에서 상기 일시 저장 메모리로부터 판독된 시각과, 상기 패킷으로부터 추출된 비트 스트림의 선두 비트 위치의 시각의 차를 기초로 하여, 일시 저장된 수신 패킷 각각에 포함된 비트 스트림의 판독속도를 제어하는 수단을 수신측에 설치하는 것을 특징으로 하는 패킷 전송 시스템.
  8. 제7항에 있어서,
    상기 송신측 및 상기 수신측의 각 기기는 VTR을 포함하는 것을 특징으로 하는패킷 전송 시스템.
  9. 제7항에 있어서,
    상기 송신측의 기기 중 적어도 하나는 영상 신호 재생 장치를 포함하고, 상기수신측의 기기 중 적어도 하나는 컴퓨터를 포함하는 것을 특징으로 하는 패킷 전송시스템.
  10. 제7항에 있어서,
    상기 송신측의 기기 중 적어도 하나는 영상 신호 재생 장치를 포함하고, 상기 수신측의 기기 중 적어도 하나는 편집기를 포함하는 것을 특징으로 하는 패킷 전송 시스템.
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