JP3505787B2 - 電子機器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオデータやオーデ
ィオデータのような時系列なデータを例えばＩＥＥＥ−
Ｐ１３９４に準拠したシリアルバス（以下「Ｐ１３９４
シリアルバス」と略す）のような通信制御バスを用いて
伝送する技術に関する。

【０００２】

【従来の技術】Ｐ１３９４シリアルバスのような制御信
号と情報信号とを混在させることのできる通信制御バス
によって複数の機器を接続し、これらの機器間で情報信
号及び制御信号を通信するシステムが考えられている。

【０００３】図９にこのようなシステムの例を示す。こ
のシステムは機器Ａ，Ｂ，Ｃ，Ｄ，Ｅを備えている。そ
して、機器Ａ−Ｂ間、Ａ−Ｃ間、Ｃ−Ｄ間、及びＣ−Ｅ
間は、Ｐ１３９４シリアルバスのツイストペアケーブル
により接続されている。これらの機器は、例えばデジタ
ルＶＴＲ、チューナー、モニター等である。各機器はツ
イストペアケーブルから入力される情報信号及び制御信
号を中継する機能を持っているので、このシステムは図
１０のように各機器が共通の通信制御バスに接続されて
いるシステムと等価である。

【０００４】通信制御バスを共有している機器Ａ〜Ｅ間
におけるデータ伝送は、図１１のように所定の通信サイ
クル（例えば１２５μｓｅｃ）毎に時分割多重によって
行なわれる。通信制御バス上における通信サイクルの管
理は通信システムを管理する所定の機器、例えば機器Ａ
が通信の同期、すなわち通信サイクルの開始時であるこ
とを示す同期パケット（サイクルスタートパケット：以
下「ＣＳＰ」という）を通信制御バス上の他の機器へ伝
送することによってその通信サイクルにおけるデータ伝
送が開始される。

【０００５】通信制御バス上における時刻情報は個々の
機器の持つ時計レジスタによって管理される。各々の機
器の時計レジスタは自己のクロックをカウントすること
によって時刻情報を生成する。この時刻情報は１２５μ
ｓｅｃ毎にリセットされる。また、ＣＳＰに付与されて
いる時刻情報により補正される。

【０００６】１通信サイクル中において伝送されるデー
タ形式は、ビデオデータやオーディオデータなどの同期
型データと、接続制御コマンド等の非同期型データの２
種類である。そして、同期型データパケットが非同期型
データパケットより先に伝送される。同期型データパケ
ットそれぞれにチャンネル番号１，２，3 ，・・・Ｎを
付けることにより、複数の同期型データを区別すること
ができる。すべてのチャンネルの同期型データパケット
の送信が終了した後、次のＣＳＰまでの期間が非同期型
データパケットの伝送に使用される。

【０００７】このように構成された通信システムにおい
て、通信サイクルが理想的に１２５μｓｅｃ毎に繰り返
された場合には、各機器の時計レジスタがリセットされ
るタイミングはＣＳＰのタイミングと一致する。しか
し、例えば非同期型データの伝送時間が長くなった場合
には、次の通信サイクルが開始するタイミングが遅くな
るので、各機器の時計レジスタがリセットされるタイミ
ングよりもＣＳＰのタイミングが遅れる。

【０００８】

【発明が解決しようとする課題】以上説明した通信シス
テムにおいて、同期型データとして、デジタルＶＴＲが
出力したビデオデータ及びオーディオデータ（以下「Ａ
Ｖデータ」という）を他のデジタルＶＴＲへ送信する場
合について考える。

【０００９】ＡＶデータのような同期型データをこのデ
ータの速度と異なる速度の伝送路を介して伝送する場合
には、送信側ではデジタルＶＴＲが生成したＡＶデータ
を伝送路の伝送速度に合わせるため、また受信側では受
信したＡＶデータをデジタルＶＴＲのデータの速度に戻
すため、データを一時的に保持するＦＩＦＯが必要とな
る。

【００１０】本発明は、このような場合に受信側のＦＩ
ＦＯに保持されているデータを所望のタイミングで読み
出すための制御信号を発生する回路を提供することを目
的とする。

【００１１】

【課題を解決するための手段】前記課題を解決するため
に、本発明は、通信サイクルの開始を示すパケットとデ
ータパケットとを受信し、該データパケットを一時蓄積
手段に書き込むと共に、書き込み速度と異なる速度で読
み出す装置において読み出しタイミングを制御する信号
を発生する回路を有する電子機器であって、計数値が鋸
波状に変化し、かつ前記通信サイクルの開始を示すパケ
ットに付与されている時刻情報により補正される計数回
路と、所定の時間毎に前記データパケットに付与されて
いる時刻情報を基に前記データパケットを読み出す時刻
の目標値を得る回路と、前記目標値と前記計数回路の出
力値とを比較し、前記計数回路の出力値が前記目標値と
前記目標値に所定の補正値を加えた値との範囲内に入っ
たとき、前記読み出しタイミングを制御する信号を発生
する回路とを備える制御信号発生回路を有することを特
徴とする。

【００１２】 ここで、所定の補正値は、前記計数回路
の最大補正値の２倍を加えた値であることが好適であ
る。

【００１３】 また、目標値を得た時に該目標値が計数
回路の出力値よりも小さい場合には、計数回路がリセッ
トされた後、再度該目標値と該目標値に所定の補正値を
加えた値との範囲内に入ったときに、読み出しタイミン
グを制御する信号を発生するように構成する。計数回路
がリセットされたことは、計数回路の出力値が最大補正
値よりも大きく変化したことから検出することが好適で
ある。

【００１４】

【作用】本発明によれば、目標値と計数回路の出力値と
を比較し、計数回路の出力値が目標値とこの目標値に所
定の補正値を加えた値との範囲内に入ったとき、読み出
しタイミングを制御する信号を発生する。したがって、
目標値を得た時にその目標値が計数回路の出力値より小
さくても、直ちに読み出しタイミングを制御する信号を
発生することはない。また、計数回路の出力値が目標値
を越えた瞬間に計数値が補正され、不連続に変化して
も、読み出しタイミングを制御する信号を所望のタイミ
ングで発生することができる。

【００１５】本発明において、計数回路の出力値が最大
補正値よりも大きく変化したことからリセットを検出す
ることにより、リセットの瞬間に計数値が補正されても
リセットを検出することができる。

【００１６】

【実施例】以下図面を参照しながら本発明の実施例につ
いて詳細に説明する。本発明の実施例では、Ｐ１３９４
シリアルバスで接続されたデジタルＶＴＲ間でＡＶデー
タを伝送する。このとき、デジタルＶＴＲの１トラック
のＡＶデータが２５個のパケットに分割されて伝送され
る。また、５２５／６０システムの場合、１フレームの
ＡＶデータは１０トラック（１０セグメント）に分割さ
れて記録されている。なお、以下の説明ではデジタルＶ
ＴＲを単にＶＴＲという。

【００１７】まず、本発明の実施例において伝送される
パケットのフォーマットについて説明する。図１はＣＳ
Ｐのフォーマットを示し、図２はセグメント内の１番目
のデータパケット、図３は２番目から２５番目までのデ
ータパケットを示す。

【００１８】 ＣＳＰは幅が３２ビット（１クアドレッ
ト）、長さが５クアドレットである。ＣＳＰの最初のク
アドレットにはｄｅｓｔｉｎａｔｉｏｎ ＩＤとｔｃｏ
ｄｅが書かれている。ｄｅｓｔｉｎａｔｉｏｎ ＩＤは
そのパケットの行き先のＩＤである。そして、ｔｃｏｄ
ｅはパケットの種類を示す値であり、ＣＳＰの場合は８
が書かれている。２番目のクアドレットにはｓｏｕｒｃ
ｅ ＩＤが書かれている。これはパケットの送信元のＩ
Ｄである。

【００１９】４番目のクアドレットにはサイクルナンバ
ーとサイクルオフセットが書かれている。これはパケッ
トが送信される時の送信側の絶対時刻である。このよう
に絶対時刻はサイクルナンバーとサイクルオフセットの
両方で表現されている。サイクルオフセットは４０. ７
ｎｓｅｃでカウントアップされ、３０７２になると０に
リセットされる。したがって、サイクルオフセットが一
周するのに１２５μｓｅｃかかる。そして、サイクルオ
フセットが一周する毎にサイクルナンバーはカウントア
ップされる。サイクルナンバーは８０００で０にリセッ
トされる。したがって、サイクルナンバーは一周に１ｓ
ｅｃかかる。ただし、サイクルナンバーはこれより短い
時間、例えば１／６０ｓｅｃ程度で一周するように構成
してもよい。受信側はこれらの値を取り込むことによ
り、送信側の絶対時刻とのずれを補正することができ
る。

【００２０】５番目のクアドレットにはＣＲＣが書かれ
ている。これはこのパケットの誤り検出用のビット列で
ある。ｄｃビットはパケットの最初と最後のみが１であ
り、他は０である。これはフレーム同期確立のために用
いられる。

【００２１】次に、データパケットについて説明する。
図２及び図３に示すように、データパケットの１番目の
クアドレットにはデータ長が書かれており、パケットの
全長から８バイトを引いた長さである４８４が書かれて
いる。その次にはチャンネル番号が書かれている。これ
は同一伝送路上に複数種類のデータを伝送する場合、こ
れらの区別をするために用いられる。この後には２ビッ
トの予約ビットが入り、その後にｔｃｏｄｅが書き込ま
れている。データパケットでは１０が書かれている。

【００２２】２番目のクアドレットにはトラック番号が
書かれている。前記したように、データパケットが２５
個で１トラックになる。したがって、トラック番号はパ
ケット２５個毎に１づつ増えることになる。また、１フ
レームのＡＶデータを１０トラックに分割して記録して
いるので、トラック番号には０から９までの値が周期的
に入ることになる。その次にはパケット番号が書かれて
おり、各パケット毎に０から２４までの値が周期的に入
る。さらに７ビットの予約ビットに続いて、シンクタイ
ムが書かれている。シンクタイムは、例えばパケットを
送信する絶対時刻であり、後述する方法で受信側のＶＴ
ＲがＦＩＦＯからデータを読み出すタイミングを作り出
すために用いられる。

【００２３】次のクアドレットから１２０クアドレット
にわたってはＡＶデータが書かれており、最後のクアド
レットには伝送時のエラー検出用のＣＲＣが書かれてい
る。２番目のデータパケットから２５番目のデータパケ
ットまでは、最初のパケットからシンクタイムを除いた
フォーマットになっている。

【００２４】（第１実施例）図４は本発明の第１実施例
において、パケットが入出力する様子とカウンタが変化
する様子を示す図である。

【００２５】この図の（ａ）に示すように、Ｐ１３９４
シリアルバス上のパケットはＣＳＰとデータパケットが
交互に存在する。そして、受信したパケット群からＣＳ
Ｐが削除され、データパケットのみがＦＩＦＯに書き込
まれる。

【００２６】図４（ｂ）はＦＩＦＯに入力されるパケッ
トのタイミングを示しており、図４（ｃ）はＦＩＦＯか
ら出力されるパケットのタイミングを示している。そし
て、図４（ｄ）はカウンタの出力が変化する様子を示し
ている。

【００２７】本実施例では、ＦＩＦＯにパケットが入力
される速度はＦＩＦＯからパケットが出力される速度よ
り遅いため、入力されたパケットを一次的にＦＩＦＯに
蓄積し、一定時間後に読み出す必要がある。読み出すタ
イミングはパケット番号が０のパケットに書かれている
シンクタイムを利用する。前記したように、シンクタイ
ムはパケットを送信した絶対時刻であり、Ｐ１３９４シ
リアルバス上の伝送時間は無視できるので、パケットが
受信側のＦＩＦＯに到着する絶対時刻とみなすことがで
きる。受信側では、この時刻に一定の時間（ＦＩＦＯ
ｄｅｌａｙ) を加えた時刻からデータを読み出すように
する。以下この時刻を目標値と呼ぶことにする。

【００２８】受信側にはカウンタがあり、その出力が目
標値を越えた時からＦＩＦＯの読み出しを開始する。カ
ウンタの出力Ｎは各ＣＳＰの先頭に書かれているサイク
ルナンバーとサイクルオフセットによって、送信側の絶
対時刻と同期するように常に補正がされている。これ
は、パケット送信時に図示せぬパケット送信回路内のク
ロックで動いているカウンタの出力を参照して、パケッ
ト送信回路が送信するデータパケットの２番目のクアド
レットにシンクタイムを書き込むため、受信回路のカウ
ンタの出力値が送信側のカウンタの値とずれが生じる
と、正しいタイミングでＦＩＦＯからのパケットの読み
出しができなくなる恐れがあるためである。

【００２９】図４（ｄ）において実線はカウンタの出力
値Ｎであり、その上下の点線はカウンタの出力値ＮがＣ
ＳＰの先頭に書かれているサイクルナンバーとサイクル
オフセットによって補正される範囲である。補正される
範囲は最大±ｍである。この図の場合、時刻ｔ１におい
て、カウンタの出力値がカウンタ値を増やす方向に補正
されている。そして、以後は時刻ｔ４においてカウンタ
値を減らす方向に補正され、時刻ｔ５の少し後でカウン
タ値を増やす方向に補正されている。このように、パケ
ットを受信した時のカウンタの出力値Ｎが不連続になる
ことがある。

【００３０】また、図４（ｄ）においてｎは目標値であ
る。そして、カウンタ値Ｎが目標値ｎからこの目標値に
最大補正値ｍの２倍を加えたｎ＋２ｍまでの検出範囲に
入った時に、ＦＩＦＯからパケットを読み出し始める。
この図の場合、カウンタ値Ｎが目標値ｎを越えた時刻ｔ
３からパケットを読み出し始めている。

【００３１】この検出範囲を設けた理由は以下の通りで
ある。最初のデータパケットのシンクタイムに一定の時
間（ＦＩＦＯ ｄｅｌａｙ）を加えて得た目標値ｎが最
初のパケットを受け取った時刻ｔ１におけるカウンタの
出力より小さい場合（つまり図４の例の場合）、仮に前
述の検出範囲を設けなかったとすると、目標値ｎが得ら
れた時点でカウンタの出力値Ｎが目標値ｎを越えてしま
うため、すぐに読み出しタイミングが出力されてしま
い、目標値の意味がなくなってしまうからである。

【００３２】また、カウンタ値Ｎと目標値ｎが等しいか
どうかの判断でパケットを読み出すタイミングを制御す
る信号を作らない理由は以下の通りである。カウンタ値
ＮはＣＳＰを受け取るたびにパケットを送信する回路の
カウンタの値と同期を取るために補正されるので、カウ
ンタ値Ｎが目標値ｎと一致する瞬間に補正され、不連続
な値になる可能性があるからである。

【００３３】上記の動作を実現するためのブロック図を
図５に示す。Ｐ１３９４シリアルバス１上を伝送された
パケットはサイクルナンバー、サイクルオフセット抽出
回路２によってサイクルナンバーとサイクルオフセット
ａが抽出され、カウンタ１３へ出力される。

【００３４】カウンタ１３はクロックＣＬＫによって出
力値Ｎを上昇させ続け、最大値ＭＡＸに達したら、出力
値Ｎを０にリセットする。図４の場合、時刻ｔ２と時刻
ｔ５にリセットしている。ただし、サイクルナンバーと
サイクルオフセットａが書き込まれたときは、その値を
カウンタの出力値Ｎとし、その後はサイクルナンバーと
サイクルオフセットａの値から上昇を続ける。

【００３５】また、サイクルナンバー、サイクルオフセ
ット抽出回路２は、入力されたパケットの内、ＣＳＰを
削除しデータパケットのみをパケット書き込み回路３へ
出力する。

【００３６】パケット書き込み回路３は入力されたデー
タパケットｄをそのままＦＩＦＯ８に書き込み、パケッ
トをＦＩＦＯ８に書き込むタイミング信号ｂをクアドレ
ットを検出回路４へ出力する。

【００３７】クアドレット検出回路４はデータパケット
ｄから２つめのクアドレットを読み出し、パケット番号
抽出回路５とシンクタイム抽出回路６へ出力する。パケ
ット番号抽出回路６は２つめのクアドレットから５ビッ
トのパケット番号ｃを抽出し、パケット番号判定回路１
０へ出力する。

【００３８】パケット番号判定回路１０はパケット番号
ｃ＝０かどうかを判定し、判定結果を記憶回路１１へ出
力する。シンクタイム抽出回路６は２つめのクアドレッ
トの下位１６ビットを抽出し、レジスタ７が示す値を加
えた後、記憶回路１１へ出力する。レジスタ７にはＦＩ
ＦＯ ｄｅｌａｙが書かれているので、加算器９の出力
は目標値ｎとなる。

【００３９】記憶回路１１はパケット番号判定回路１０
の判定結果が「真」の時にシンクタイム抽出回路６から
入力された値を記憶する。なぜなら、パケット番号＝
０、すなわち、最初のパケットにだけシンクタイムが書
かれているからである。

【００４０】記憶回路１１に記憶された目標値ｎは目標
値＜カウンタ出力判定回路１２へ出力される。目標値＜
カウンタ出力判定回路１２は目標値ｎとカウンタ１３の
出力値Ｎを比較し、カウンタの出力値Ｎの方が大きいと
きに「真」であり、大きくない時に「偽」であることを
示す信号ｅをスイッチ１５へ出力する。

【００４１】スイッチ１５はカウンタ値検出回路１４に
よって制御されている。カウンタ値検出回路１４はカウ
ンタ１３の出力値Ｎと記憶回路１１から出力された目標
値ｎが入力されている。そして、カウンタ１３の出力値
Ｎが目標値ｎと、目標値ｎに最大補正値ｍを２倍した値
を加えた値であるｎ＋２ｍの間に入っていることを検出
したときにスイッチ１５を閉じる。

【００４２】この結果、目標値＜カウンタ出力判定回路
１２の出力信号ｅが、ＶＴＲ１７に対して読み出しタイ
ミング信号として出力される。ＶＴＲ１７はこの読み出
しタイミング信号を受け取ると、パケット読み出し回路
１６に対して読み出し信号ｆを出力する。パケット読み
出し回路１６は読み出し信号ｆを受け取ると、ＦＩＦＯ
８からデータｇを読み出し、そのままＶＴＲ１７へ出力
する。

【００４３】上記の動作により、遅い速度のパケットを
ＦＩＦＯ８に書き込み、それを早い速度で読み出すこと
ができる。

【００４４】（第２実施例）図６及び図７は本発明の第
２実施例において、パケットが入出力する様子とカウン
タが変化する様子を示す図であり、図８はそれを実現す
るためのブロック図である。ここで、第１実施例と対応
する部分には同一の番号が付してある。以下第１実施例
と異なる部分を中心に説明する。

【００４５】図６の動作例では、最初のパケットのシン
クタイムにＦＩＦＯ ｄｅｌａｙを加えて得た目標値ｎ
が、最初のパケットを受け取った時刻ｔ６のカウンタ値
Ｎよりも大きい。したがって、カウンタ値Ｎが目標値ｎ
を越えたかどうかを判断することによって、ＦＩＦＯか
らパケットを読み出すタイミングを作ることができる。
この図の場合、時刻ｔ７から読み出している。なお、前
記したように、カウンタ値Ｎが目標値ｎと一致する瞬間
にＣＳＰにより補正され、不連続な値になる可能性があ
るため、カウンタ値Ｎと目標値ｎが等しいかどうかの判
断でパケットを読み出すタイミングを制御する信号を作
ることはできない。

【００４６】次に目標値ｎが最初のパケットを受け取っ
た時刻ｔ６のカウンタ値Ｎより小さい場合について、図
７を用いて説明をする。図７の例では、単純にカウンタ
値Ｎと目標値ｎとの大小関係を比較するだけでは、パケ
ット読み出しのタイミングを作り出すことはできない。
なぜなら、単純に図６の例と同様の方法でパケット読み
出しのタイミングを作り出そうとすると、時刻ｔ８で最
初のパケットを受け取った時のカウンタ値Ｎは既に目標
値ｎより大きいため、最初のパケットを受け取った瞬間
に、パケット読み出しのタイミングを作り出してしまう
ためである。

【００４７】そこで、図７の例では、目標値ｎを受け取
った後、カウンタがリセットされるのを待ち、時刻ｔ９
でリセットされた後、図６の例と同様に、カウンタ値Ｎ
と目標値ｎの大小関係を比較し、時刻ｔ１０でカウンタ
値Ｎが目標値ｎを越えたら、パケット読み出しのタイミ
ングを作る。

【００４８】カウンタがリセットされたかどうかは、カ
ウンタ値Ｎが補正最大値ｍよりも大きく変化したことを
検出すればよい。パケット送信回路のカウンタを動作さ
せているクロックと、受信側のカウンタを動作させてい
るクロックＣＬＫは、わずかな誤差はあるものの、同じ
周波数なので、実際の回路では、補正最大値ｍはせいぜ
い１か２程度である。カウンタがリセットされるとき
は、最大値ＭＡＸから０又は１か２程度まで変化するの
で、前述のようにカウンタ値Ｎが補正最大値ｍよりも大
きく変化したかどうかを検出することにより、カウンタ
がリセットされたかどうかが検出できる。

【００４９】上記の動作を実現するためのブロック図を
図８に示す。図５と図８とを比較すれば明らかなよう
に、本実施例では、第１実施例のカウンタ値検出回路１
４に代えてリセット検出回路１８と読み出しタイミング
コントロール回路１９を設けている。

【００５０】リセット検出回路１８はカウンタ１３の出
力値Ｎを常に監視し、補正最大値ｍを越える変化をした
かどうかを調べ、補正最大値ｍを越える変化を検出した
ら、検出結果を読み出しタイミングコントロール回路１
９へ出力する。

【００５１】読み出しタイミングコントロール回路１９
は、２つめのクアドレットが検出されるタイミングと同
じタイミングで目標値＜カウンタ出力判定回路１２の出
力を調べることにより、パケットの読み出しタイミング
を、カウンタ１３が一度リセットされた後に出力するか
どうかを判断する。もし、目標値＜カウンタ出力判定回
路１２の出力ｅが「真」であれば、既にカウンタ１３の
出力値が目標値ｎを上回っているので、読み出しタイミ
ングコントロール回路１９は、まずスイッチ１５を開
き、一度カウンタ１３がリセットされた後にスイッチ１
５を閉じ、目標値＜カウンタ出力判定回路１２の出力を
読み出しタイミング信号として、ＶＴＲ１７へ出力す
る。

【００５２】また、読み出しタイミングコントロール回
路１９は、目標値＜カウンタ出力判定回路１２の出力が
「偽」ならば、カウンタ１３の出力値Ｎは目標値ｎを越
えていないので、読み出しタイミングコントロール回路
１９はスイッチ１５を閉じる。この結果、目標値＜カウ
ンタ出力判定回路１２の出力ｅが「真」になった時に、
これをそのまま読み出しタイミング信号としてＶＴＲ１
７へ出力する。

【００５３】なお、前記各実施例はＦＩＦＯに対して遅
い速度でパケットを書き込み、速い速度で読み出すもの
であったが、本発明は速い速度で書き込み、遅い速度で
読み出す場合にも適用できる。

【００５４】また、前記各実施例では、データパケット
に書かれているシンクタイムに受信側でＦＩＦＯ ｄｅ
ｌａｙを加えることにより目標値を得ているが、データ
パケットに書くシンクタイムを受信側のＦＩＦＯ ｄｅ
ｌａｙを含んだ時刻、すなわちシンクタイムがそのまま
目標値になるように構成することもできる。

【００５５】さらに、前記各実施例は５２５／６０シス
テムのＶＴＲの再生データをＰ１３９４シリアルバスを
介して他のＶＴＲへ伝送する場合について説明したが、
本発明は６２５／５０システムやＨＤシステム、ビデオ
データやオーディオデータ以外のデータ、例えばコンピ
ュータのデータを伝送するシステムにも適用することが
できる。

【００５６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、受信して一時蓄積手段に書き込んだデータパケッ
トを読み出すためのタイミングを制御する信号を、目標
値と計数回路の出力値とを比較し、計数回路の出力値が
目標値とこの目標値に所定の補正値を加えた値との範囲
内に入ったときに発生する。

【００５７】そして、読み出しを行う時刻の目標値を得
た時にその目標値が計数回路の出力値より小さくても、
直ちに読み出しタイミングを制御する信号を発生するこ
とはない。

【００５８】また、計数回路の出力値が計数値を越える
瞬間に計数値が補正され、不連続に変化しても、読み出
しタイミングを制御する信号を所望のタイミングで発生
することができる。

【００５９】さらに、計数回路の出力値が最大補正値よ
りも大きく変化したことからリセットを検出することに
より、リセットの瞬間に計数値が補正されてもリセット
を検出することができる。

【００６０】したがって、本発明をＰ１３９４シリアル
バスで接続されたＶＴＲ間でＡＶデータを伝送するシス
テムに適用すると、受信側のＶＴＲがＦＩＦＯに保持さ
れているデータを所望のタイミングで読み出すためのタ
イミング信号を作成することが可能となる。

【図面の簡単な説明】

【図１】サイクルスタートパケットのフォーマットを示
す図である。

【図２】セグメント内の最初のデータパケットのフォー
マットを示す図である。

【図３】セグメント内の２番目以降のデータパケットの
フォーマットを示す図である。

【図４】本発明の第１実施例において、パケットが入出
力する様子とカウンタが変化する様子を示す図である。

【図５】本発明の第１実施例の構成を示すブロック図で
ある。

【図６】本発明の第２実施例において、パケットが入出
力する様子とカウンタが変化する様子の１例を示す図で
ある。

【図７】本発明の第２実施例において、パケットが入出
力する様子とカウンタが変化する様子の他の１例を示す
図である。

【図８】本発明の第２実施例の構成を示すブロック図で
ある。

【図９】Ｐ１３９４シリアルバスを用いた通信システム
の１例を示す図である。

【図１０】図９のシステムを等価的に記載した図であ
る。

【図１１】Ｐ１３９４シリアルバスを用いた通信システ
ムにおける通信サイクルの１例を示す図である。

【符号の説明】

２…サイクルナンバー、サイクルオフセット検出回路、
３…パケット書き込み回路、４…クアドレット検出回
路、５…パケット番号抽出回路、６…シンクタイム抽出
回路、７…レジスタ、８…ＦＩＦＯ、９…加算回路、１
０…パケット番号判定回路、１１…記憶回路、１２…目
標値＜カウンタ出力判定回路、１３…カウンタ、１４…
カウンタ値検出回路、１５…スイッチ、１６…パケット
読み出し回路、１７…ＶＴＲ、１８…リセット検出回
路、１９…読み出しタイミングコントロール回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 20/10 H04L 7/00 H04L 12/28 H04L 13/08

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】通信サイクルの開始を示すパケットとデー
   タパケットとを受信し、該データパケットを一時蓄積手
   段に書き込むと共に、書き込み速度と異なる速度で読み
   出す装置において読み出しタイミングを制御する信号を
   発生する回路を有する電子機器であって、 計数値が鋸波状に変化し、かつ前記通信サイクルの開始
   を示すパケットに付与されている時刻情報により補正さ
   れる計数回路と、 所定の時間毎に前記データパケットに付与されている時
   刻情報を基に前記データパケットを読み出す時刻の目標
   値を得る回路と、前記 目標値と前記計数回路の出力値とを比較し、前記計
   数回路の出力値が前記目標値と前記目標値に所定の補正
   値を加えた値との範囲内に入ったとき、前記読み出しタ
   イミングを制御する信号を発生する回路と、 を備える制御信号発生回路を有することを特徴とする電
   子機器 。
2. 【請求項２】前記所定の補正値は、前記計数回路の最大
   補正値の２倍を加えた値である請求項１記載の電子機
   器。
3. 【請求項３】目標値を得た時に該目標値が計数回路の出
   力値よりも小さい場合には、該計数回路がリセットされ
   た後、再度該目標値と該目標値に所定の補正値を加えた
   値との範囲内に入ったときに、読み出しタイミングを制
   御する信号を発生する請求項１記載の電子機器。
4. 【請求項４】計数回路の出力値が最大補正値よりも大き
   く変化したときに、リセットされたものとする請求項３
   記載の電子機器。