JP4038893B2 - 信号処理回路およびその方法 - Google Patents
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Description
【発明が属する技術分野】
本発明は、ディジタルシリアルインタフェースに用いられる信号処理回路およびその方法に係り、特に、たとえばDVフォーマットのパケットデータを送信する場合に1フレームに必要なデータを1フレーム内に均等に送るために用いられる基準タイミングの発生に関するものである。
【0002】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送、リアルタイム転送を実現するIEEE(The Institute of Electrical and Electronic Engineers) 1394、High Performance Sirial Busが規格化された。
【0003】
このIEEE1394シリアルインタフェースのデータ転送においては、ネットワーク内で行われる転送動作をサブアクションと呼び、2つのサブアクションが規定されている。
一つは、従来のRequest,Acknowledge の要求、受信確認を行うアシンクロナス(Asynchronous) 転送であり、他の一つはあるチャネル当たり125μs毎に少なくとも1パケットを送るアイソクロナス(Isochronous) 転送である。アイソクロナス転送では、データ送信の速度が保証されるという利点がある。
【0004】
ところで、アイソクロナス通信によりパケットを転送する場合、1フレームに必要なデータを1フレーム内に均等に送るための基準タイミング(Nominal Timing) を発生する必要がある。
【0005】
たとえば、NTSC方式においてアイソクロナス通信によりパケットを転送する場合、1フレーム内は250個のパケットで構成され、PAL方式においてアイソクロナス通信によりパケットを転送する場合、1フレーム内は300個のパケットで構成される。
現在のIEEE1394シリアルインタフェース回路では、1フレームの時間は変動しても、クロック数は変動しないシステムに向けて開発されている。
したがって、1フレームに必要なデータを1フレーム内に均等に送る場合、フレームの長さが変わってもクロックの数は変動しないことから、たとえば250で除してクロックの周波数を変化させ、その変化させた後の250回の基準タイミングで送信できるという特徴を有している。
【0006】
また、アイソクロナス転送において、アイソクロナス通信用パケットをIEEE1394シリアルバスを介して送信する場合に、送信側のアプリケーションI/FやIEEE1394シリアルバスにおいて生じたジッターなどの影響で、アイソクロナス通信用パケットの送信時刻がDVプロトコルで規定されている許容最大遅延時間を越えてしまうと、当該アイソクロナス通信用パケットが受信側において有効に処理されず、たとえば表示タイミングに間に合わないなどの事態が生じてしまう。
【0007】
そのため、送信側では、アイソクロナス通信用パケットを送信する際に、当該送信のタイミングが許容最大遅延時間を越えていないか否かを判断し、許容最大遅延時間を越えていると判断した場合には、当該アイソクロナス通信用パケットを送信しないレイト(Late)処理を行っている。
従来では、送信側において、送信データをアプリケーションから入力するタイミングが固定であり、送信を行おうとするアイソクロナス通信用パケットを送信できる最も早い時間は規則的に決まることから、レイト処理を一定の時間間隔で行っている。たとえば、アプリケーショから入力する送信データが映像信号である場合には、フレーム同期信号を基準としてフレーム単位でレイト処理を行っている。
【0008】
【発明が解決しようとする課題】
ところで、アイソクロナス通信によりDVフォーマットのパケットを転送する場合、クロックの周波数は18MHzと固定であることから、フレームの長さが変わると、クロックの数は変動することになる。
ところが、上述したように、現在のIEEE1394シリアルインタフェース回路では、1フレームの時間は変動しても、クロック数は変動しないシステムに向けて開発されていることから、クロックの周波数が固定で、フレームの長さの変動に応じてクロック数も変動するシステムには対応することができない。
【0009】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、フレームの長さの変動に応じてクロック数も変動する場合であっても、フレームの変動に応じて均等に基準タイミングを生成できる信号処理回路およびその方法を提供することにある。
【0010】
【課題を解決するための手段】
上記目的を達成するため、本発明は、フレームデータを受けて、当該フレームデータを複数のデータに分割し、かつ、フレーム内で均等な時間間隔で設定される基準タイミングに応じてシリアルインタフェースバスに送信する信号処理回路であって、フレーム同期信号を受けて、当該フレーム同期信号の入力を基準にして、フレーム先頭のデータを送るタイミングを決定し、当該先頭データを送るタイミングに基づいて、データとデータとの間隔となる基準タイミングステップを決定し、決定した基準タイミングステップ毎に上記基準タイミングを生成する基準タイミング生成回路と、上記先頭データを送るタイミングを指示する基準タイミング初期値および基準タイミングステップを指示する制御回路とを有し、上記基準タイミング生成回路は、フレーム同期信号の入力を検出する検出回路と、上記検出回路の検出信号を受けてカウント動作を開始し、上記制御回路から与えられる基準タイミング初期値に達したならば、そのフレームの最初の基準タイミングがきたことを知らせる第1信号を出力する第1カウンタと、上記第1カウンタによる第1信号によりリセットされ、リセット後、カウント動作を開始し、カウント値が上記制御回路から与えられる基準タイミングステップ値に達すると、基準タイミングがきたことを示す第2信号を出力する第2カウンタと、上記第2カウンタによる第2信号を受けて基準タイミング信号を出力するとともに、基準タイミングの数をカウントする第3カウンタとを含む。
【0012】
また、本発明の信号処理回路では、上記制御回路は、基準タイミングステップを前のフレームの長さを基準にしてフレーム毎に設定する。
【0013】
また、本発明の信号処理回路では、上記基準タイミング生成回路による基準タイミングを、送信すべき分割データの送信が許可される最も早い時刻として、当該基準タイミングデータから最も遅い時刻までの時間を示す許容最大遅延時間と、基準時刻とに基づいて、上記パケットの送信が許可される最も遅い時刻を経過していないか否かを判断し、最も遅い時刻を経過していないと判断した場合に、上記データを上記シリアルインタフェースバスに送信させ、最も遅い時刻を経過したと判断した場合に、上記データを上記シリアルインタフェースバスに送信させないレイト処理回路を有する。
【0015】
また、本発明の信号処理回路では、上記第3カウンタは、上記第1カウンタによる第1信号によりリセットされ、リセット後、カウント動作を開始する。
【0016】
本発明は、レームデータを受けて、当該フレームデータを複数のデータに分割し、かつ、フレーム内で均等な時間間隔で設定される基準タイミングに応じてシリアルインタフェースバスに送信する信号処理方法であって、フレーム同期信号を受けて、当該フレーム同期信号の入力を基準にして、フレーム先頭のデータを送るタイミングを決定し、上記先頭データを送るタイミングに基づいて、データとデータとの間隔となる基準タイミングステップを決定し、決定した基準タイミングステップ毎に上記基準タイミングを生成する生成ステップと、上記先頭データを送るタイミングを指示する基準タイミング初期値および基準タイミングステップを指示信号に基づいて設定する制御ステップとを有し、上記生成ステップは、フレーム同期信号の入力を検出する検出ステップと、上記検出回路の検出信号を受けてカウント動作を開始し、上記制御ステップから与えられる基準タイミング初期値に達したならば、そのフレームの最初の基準タイミングがきたことを知らせる第1信号を出力する第1ステップと、上記第1ステップによる上記第1信号によりリセットされ、リセット後、カウント動作を開始し、カウント値が上記制御ステップから与えられる基準タイミングステップ値に達すると、基準タイミングがきたことを示す第2信号を出力する第2ステップと、上記第2ステップによる上記第2信号を受けて基準タイミング信号を出力するとともに、基準タイミングの数をカウントする第3ステップとを含む。
【0017】
また、本発明の信号処理方法では、基準タイミングステップは、前のフレームの長さを基準にしてフレーム毎に設定する。
【0018】
また、本発明の信号処理方法では、上記基準タイミングを、送信すべき分割データの送信が許可される最も早い時刻として、当該基準タイミングデータから最も遅い時刻までの時間を示す許容最大遅延時間と、基準時刻とに基づいて、上記データの送信が許可される最も遅い時刻を経過していないか否かを判断し、最も遅い時刻を経過していないと判断した場合に、上記データを上記シリアルインタフェースバスに送信させ、最も遅い時刻を経過したと判断した場合に、上記データを上記シリアルインタフェースバスに送信させない。
【0019】
本発明によれば、フレームデータの入力時にフレーム同期信号が基準タイミング信号生成回路に入力される。
基準タイミング信号生成回路では、フレーム先頭のデータを送るタイミングが決定される。この先頭データを送るタイミングに基づいて、データとデータとの間隔となる基準タイミングステップが決定される。
そして、決定した基準タイミングステップ毎に基準タイミングが生成され、この基準タイミングに応じて、フレーム内で均等な時間間隔をもって分割データがシリアルインタフェースバスに送出される。
なお、先頭データを送るタイミングは、基準タイミング初期値として制御回路から指示され、同様に基準タイミングステップも制御回路により指示される。
【0020】
また、本発明によれば、基準タイミング信号生成回路による基準タイミングを、送信すべき分割データの送信が許可される最も早い時刻として、当該基準タイミングデータから最も遅い時刻までの時間を示す許容最大遅延時間と、基準時刻とに基づいて、上記パケットの送信が許可される最も遅い時刻を経過していないか否かが判断される。
そして、最も遅い時刻を経過していないと判断した場合に、データがシリアルインタフェースバスに送信され、最も遅い時刻を経過したと判断した場合に、データをシリアルインタフェースバスに送信されない。
【0021】
【発明の実施の形態】
以下、本発明の実施形態に係るDVCR(Digital Video Cassette Recorder) 用信号処理回路について説明する。
【0022】
図1は、DVCR用信号処理回路1の構成図である。
図1に示すように、DVCR用信号処理回路1は、たとえば、リンク・レイヤ回路10、フィジカル・レイヤ回路20およびマイクロコンピュータ30を有する。
また、リンク・レイヤ回路10はデジタル・ビデオカセットレコーダ40に接続されており、フィジカル・レイヤ回路20はIEEE1394シリアルバスBSに接続されている。
【0023】
リンク・レイヤ回路10は、マイクロコンピュータ30の制御の下、アシンクロナス転送およびアイソクロナス転送の制御、並びにフィジカル・レイヤ回路20の制御を行う。
図1に示すように、リンク・レイヤ回路10は、たとえば、リンクコア101、マイクロコンピュータI/F(Interface) 102、送信用FIFOメモリ(AT-FIFO) 104、受信用FIFOメモリ(AR-FIFO) 105、アウトバウンド回路106、オートレスポンス回路107、送信用リンクFIFOメモリ(LAT-FIFO)108、インバウンド回路109、デマルチプレクサ110、コンフィギュレーションレジスタ(Configuration Register、以下CFRという)群111、トランザクションレジスタ(Transaction Register)、以下TSRという)群113、デジタル・ビデオカセットレコーダI/F120、送信前処理・受信後処理回路121、アイソクロナス通信用FIFOメモリ(I-FIFO)122、レイト処理回路123、および送信後処理・受信前処理回路124を有する。
【0024】
DVCR用信号処理回路1において、リンクコア101、マイクロコンピュータI/F102、送信用FIFOメモリ104、受信用FIFOメモリ105、アウトバウンド回路106、オートレスポンス回路107、送信用リンクFIFOメモリ108およびデマルチプレクサ110によって、アシンクロナス通信系回路が構成される。
また、デマルチプレクサ110、リンクコア101、デジタル・ビデオカセットレコーダI/F120、送信前処理・受信後処理回路121、アイソクロナス通信用FIFOメモリ122、レイト処理回路123および送信後処理・受信前処理回路124によって、アイソクロナス通信系回路が構成される。
【0025】
アシンクロナス通信系回路
〔マイクロコンピュータI/F102〕
マイクロコンピュータI/F102は、主としてマイクロコンピュータ30と、送信用FIFOメモリ104および受信用FIFOメモリ105との間でのアシンクロナス通信用パケットの書き込み、読み出し等の調停、並びに、マイクロコンピュータ30とCFR群111との各種データの送受信の調停を行う。
たとえば、マイクロコンピュータ30からは、後述するように送信前処理・受信後処理回路121におけるノミナルタイミング(NT)信号の生成に用いられるノミナル(Nominal) 初期値NIおよびノミナルステップ値NSが、マイクロコンピュータI/F102を介してCFR群111の所定のレジスタに設定される。
【0026】
〔送信用FIFOメモリ104および受信用FIFOメモリ105〕
送信用FIFOメモリ104には、IEEE1394シリアルバスBSに伝送させるアシンクロナス通信用パケットが格納され、受信用FIFOメモリ105にはIEEE1394シリアルバスBSを伝送されてきたアシンクロナス通信用パケットが格納される。
【0027】
〔インバウンド回路109〕
インバウンド回路109は、CFR群111の所定のレジスタによってオートレスポンスが指定されている場合には、デマルチプレクサ110から入力したアシンクロナス通信用パケットをオートレスポンス回路107に出力する。一方、インバウンド回路109は、CFR群111の所定のレジスタによってオートレスポンスが指定されていない場合には、デマルチプレクサ110から入力したアシンクロナス通信用パケットを受信用FIFOメモリ105に出力する。
【0028】
〔オートレスポンス回路107〕
オートレスポンス回路107は、インバウンド回路109から入力したアシンクロナス通信用パケットに対して、所定のオートレスポンス処理を行い、その処理結果であるアシンクロナス通信用パケットをアウトバウンド回路106に出力する。
ここで、オートレスポンス処理とは、IEEE1394シリアルバスBSを伝送されてきたアシンクロナス通信用パケットを、マイクロコンピュータ30に出力して処理するのではなく、リンク・レイヤ回路10内で処理を行い、その処理結果をIEEE1394シリアルバスBSを伝送する処理をいう。
【0029】
〔アウトバウンド回路106〕
アウトバウンド回路106は、CFR群111の所定のレジスタによってオートレスポンスが指定されている場合には、オートレスポンス回路107から入力したアシンクロナス通信用パケットを送信用リンクFIFOメモリ108に出力する。一方、アウトバウンド回路106は、CFR群111の所定のレジスタによってオートレスポンスが指定されていない場合には、送信用FIFOメモリ104から入力したアシンクロナス通信用パケットを送信用リンクFIFOメモリ108に出力する。
【0030】
〔送信用リンクFIFOメモリ108〕
送信用リンクFIFOメモリ108は、アウトバウンド回路106から入力したアシンクロナス通信用パケットを格納するリングバッファである。
【0031】
〔デマルチプレクサ110〕
デマルチプレクサ110は、リンクコア101から入力した通信用パケットの1394ヘッダ内に存在するt−code(図2には図示せず)を参照して、アシンクロナス通信用パケット、アイソシンクロナス通信用パケットおよびセルフIDパケットのいずれであるかを識別し、アシンクロナス通信用パケットであればインバウンド回路109に出力し、アイソシンクロナス通信用パケットであれば送信後処理・受信前処理回路124に出力する。
【0032】
〔リンクコア101〕
リンクコア101は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのIEEE1394シリアルバスBSを直接ドライブするフィジカル・レイヤ回路20とのインタフェース回路、125μs毎にリセットされるサイクルタイマ、サイクルモニタやCRC回路から構成されている。
また、リンクコア101は、フィジカル・レイヤ回路20およびIEEE1394シリアルバスBSを介して、送受信先の信号処理回路との間で、送受信の可否を示すCS(Cycle Start) パケットを125μs毎に送受信する。
そして、たとえばサイクルタイマなどの時間データや、CSパケットの送受信の有無などは、CFR群111の所定のレジスタを通してアイソクロナス通信系処理回路に供給および指示される。
【0033】
アイソクロナス通信系回路
アイソクロナス通信系回路の構成要素を説明する前に、アイソクロナス通信用パケットのフォーマットについて説明する。
〔アイソクロナス通信用パケットのフォーマット〕
図2はアイソクロナス通信用パケットの基本構成例を示す図である。
図2に示すように、アイソクロナス通信のパケットは、第1クワドレットが1394ヘッダ(Header)、第2クワドレットがヘッダCRC(Header-CRC)、第3クワドレットがCIPヘッダ1(CIP-Header1)、第4クワドレットがCIPヘッダ2(CIP-Header2)、第5クワドレット以降がデータ領域(Data)である。そして、最後のクワドレットがデータCRC(Data-CRC)である。
【0034】
1394ヘッダは、データ長を表すdata-length 、このパケット転送されるチャネルの番号(0〜63のいずれか)を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードsyにより構成されている。
ヘッダCRCは、パケットヘッダの誤り検出符号である。
【0035】
CIPヘッダ1は、送信ノード番号のためのSID(Source node ID)領域、データブロックの長さのためのDBS(Data Block Size) 領域、パケット化におけるデータの分割数のためのFN(Fraction Number) 領域、パディングデータのクワドレット数のためのQPC(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのSPH領域、アイソクロナスパケットの数を検出するカウンタのためのDBC(Data Block Continuty Counter)領域により構成されている。
なお、DBS領域は、1アイソクロナスパケットで転送するクワドレット数を表す。
【0036】
CIPヘッダ2は、転送されるデータの種類を表す信号フォーマットのためのFMT領域、信号フォーマットに対応して利用されるFDF(Format Dependent Field)領域、フレーム同期信号FRのタイムスタンプ情報のためのSyncTime領域により構成されている。
【0037】
また、データCRCは、データフィールドの誤り検出符号である。
【0038】
以下、アイソクロナス通信系回路の各構成要素について詳細に説明する。
〔デジタル・ビデオカセットレコーダI/F120〕
デジタル・ビデオカセットレコーダI/F120は、送信時に、デジタル・ビデオカセットレコーダ40から入力した4ビットのデータ幅のDVCRデータを受けて、送信前処理・受信後処理回路121に出力する。
【0039】
また、デジタル・ビデオカセットレコーダI/F120は、送信時に、デジタル・ビデオカセットレコーダ40から入力したフレーム同期信号FRを送信前処理・受信後処理回路121に出力する。
フレーム同期信号FRは、デジタル・ビデオカセットレコーダ40から入力されるDVCRデータのフレームの先頭でパルスを発生する信号である。
ところで、本実施形態では、デジタル・ビデオカセットレコーダ40は、後述するコントローラ210から入力した出力制御信号に基づいて、デジタル・ビデオカセットレコーダI/F120に対してのDVCRデータの出力タイミングを制御している。
従って、デジタル・ビデオカセットレコーダ40からデジタル・ビデオカセットレコーダI/F120に入力されるDVCRデータの入力タイミングは不規則に変動することがある。
なお、DVCRデータの出力タイミングの制御は、1アイソクロナス通信用パケット分のDVCRデータを単位として行われる。
【0040】
送信前処理・受信後処理回路121は、デジタル・ビデオカセットレコーダI/F120を介してデジタル・ビデオカセットレコーダ40から入力した4ビットのデータ幅のDVCRデータを32ビットのデータ幅のDVCRデータに変換し、当該変換したDVCRデータをアイソクロナス通信用FIFOメモリ122に出力する。また、送信前処理・受信後処理回路121は、データを格納すべきアドレスを生成してFIFOメモリ122に出力する。
これは、デジタル・ビデオカセットレコーダ40から入力するDVCRデータの最小データの単位が4ビットであるのに対して、IEEE1394規格では、取り扱う最小データの単位が32ビット(=1クワドレット(quadlet) )だからである。
【0041】
また、送信前処理・受信後処理回路121は、デジタル・ビデオカセットレコーダI/F120を介して入力したフレーム同期信号FR、並びにマイクロコンピュータ30からマイクロコンピュータI/F102を介してCFR群111の所定のレジスタに設定される指示信号としてのノミナル(Nominal) 初期値NIおよびノミナルステップ値NSに基づいて、送信時に、1フレームに必要なデータを1フレーム内に均等に送るための基準タイミング信号(ノミナルタイミング信号NT)を生成し、レイト処理回路123に出力するノミナルタイミング生成回路1210を有する。
なお、ノミナルタイミング信号NTは、FIFOメモリ122の後述するRAM1221の容量を小さくするために、1フレーム分のDVCRデータを分割して得られたアイソクロナス通信用パケットを時間的に均等化して送信する基準タイミングを決定する。
【0042】
ここで、ノミナル初期値NIとは、フレーム同期信号FRを基準にしてフレーム先頭のデータを送る基準タイミングを示す値であり、フレームの先頭パケットの送信区間までのシステムディレイに加えられる初期値をいう。
このノミナル初期値NIは、基本的にはフレームの長さが変動しても変わらないので、たとえば電源投入時に1度設定される。
【0043】
ノミナルステップ値NSとは、1フレームに必要なデータを1フレーム内に均等に送るために設定する値であって、データとデータとの間隔、すなわちノミナルタイミング間隔を示す値をいう。
このノミナルステップ値NSは、DVフォーマットでは、周波数が18MHzと固定で、1フレームのクロック数が一定でないことから、たとえばデジタル・ビデオカセットレコーダ40からの前のフレームの長さを示す信号S40をマイクロコンピュータ30が受け、マイクロコンピュータ30によってこの前のフレームの長さを基準にしてフレーム毎に設定される。
【0044】
図3は、ノミナルタイミング生成回路1210の構成例を示すブロック図である。
このノミナルタイミング生成回路1210は、図3に示すように、エッジ検出回路1211、第1カウンタ1212、第2カウンタ1213、および第3カウンタ1214により構成されている。
【0045】
エッジ検出回路1211は、デジタル・ビデオカセットレコーダI/F120を介して入力したフレーム同期信号FRの立上がりエッジを検出して、エッジ検出信号S1211を第1カウンタ1212に出力する。
【0046】
第1カウンタ1212は、エッジ検出信号S1212を受けてアクティブとなってカウント動作を開始し、カウント値がCFR群111に設定されているノミナル初期値NIと等しくなったならば、そのフレームの最初のノミナルタイミングがきたことを知らせる第1信号S1212を第2カウンタ1213に出力する。
また、第1カウンタ1212は、カウント値がCFR群111に設定されているノミナル初期値NIと等しくなったならば、非アクティブとなる。
【0047】
第2カウンタ1213は、第1カウンタ1212の第1信号S1212によりリセットされ、リセット後、カウント動作を開始し、カウント値がCFR群111に設定されているノミナルステップ値NSに達すると、ノミナルタイミングがきたことを示す第2信号S1213を第3カウンタ1214に出力する。
【0048】
第3カウンタ1214は、第1カウンタ1212の出力信号S1212によりリセットされ、リセット後、カウント動作を開始し、第2カウンタ1213の第2信号S1213を受けてノミナルタイミング信号NTをレイト処理回路123に出力するとともに、ノミナルタイミングの数をカウントする。
第3カウンタ1214は、たとえばNTSC方式の場合には250回、PAL方式の場合には300回のノミナルタイミング信号NTを出力する。
第3カウンタ1214は、このノミナルタイミング信号NTの出力回数は、250回あるいは300回より少なくなることはあるが、これらの回数以上はノミナルタイミング信号NTの出力は行わない。
【0049】
また、送信前処理・受信後処理回路121は、受信時に、FIFOメモリ122に格納されている32ビットのデータ幅のDVCRデータを4ビットのデータ幅のDVCRデータに変換し、デジタル・ビデオカセットレコーダI/F120を介して当該変換したDVCRデータをデジタル・ビデオカセットレコーダ40に出力する。
【0050】
〔アイソクロナス通信用FIFOメモリ122〕
図4に示すように、アイソクロナス通信用FIFOメモリ122は、たとえばRAM(Random Access Memory)1221およびコントローラ1222を有する。
RAM1221は、バンクPB1 ,PB2 ,PB3 およびPB4 からなる4バンク構成をしており、送信前処理・受信後処理回路121らかのDVCRデータの書き込みを行う一のバンクをコントローラ1222による書き込み用切り換え信号WSWに基づいてスイッチ回路SW1 で選択し、後述するレイト処理回路123の送信決定回路1235にDVCRデータの読み出しを行う一のバンクを読み出し用切り換え信号RSWに基づいてスイッチ回路SW2 で選択する。
ここで、バンクPB1 ,PB2 ,PB3 およびPB4 の各々は、図2に示す1アイソクロナス通信用パケット分のDVCRデータを記憶可能な480バイトの記憶容量を有している。
NTSC方式の場合には、1フレーム分のDVCRデータは、250個のアイソクロナス通信用パケットに分割される。
【0051】
コントローラ1222は、RAM1221の記憶状態を監視し、RAM1221がフルにならないように、図1に示すデジタル・ビデオカセットレコーダ40からのDVRCデータの出力を制御する出力制御信号S1222を生成し、デジタル・ビデオカセットレコーダ40に出力する。
また、コントローラ1222は、送信前処理・受信後処理回路121から入力した1アイソクロナス通信用パケット分のDVCRデータの先頭フラグを監視することで、1パケット分のDVCRデータがRAM1221の各バンクに書き込まれたか否かを判断し、書き込まれたと判断すると、書き込み用切り換え信号WSWでスイッチ回路SW1 に、次のバンクに切り換えることを指示する。
また、コントローラ1222は、1パケット分のDVCRデータの書き込みが終了したバンクPB1 〜PB4 から1パケット分のDVCRデータを順に読み出すための読み出し用切り換え信号RSWを生成し、スイッチ回路SW2 に出力する。
なお、コントローラ1222は、出力制御信号S1222、書き込み用切り換え信号WSWおよび読み出し用切り換え信号RSWを生成するにあたって、CFR群111の所定のレジスタを通して得られたCSパケットの送受信の有無を参照する。
【0052】
〔レイト処理回路123〕
図4に示すように、レイト処理回路123は、たとえばサンプリング回路1231、レジスタNT−reg1 ,NT−reg2 ,NT−reg3 ,NT−reg4 、スイッチ回路SW3 ,SW4 、メモリ1232、加算回路1233、レイト判断回路1234および送信決定回路1235を有する。
【0053】
サンプリング回路1231は、ノミナルタイミング生成回路1210から入力したノミナルタイミング信号NTと、リンクコア101で生成されCFR群111の所定のレジスタに設定されたサイクルタイムCTとを用いて、ノミナルタイミング信号NTにパルスが発生したタイミングで、サイクルタイムCTが示す時間をサンプリングし、当該サンプリングした時間をノミナルタイミング時間NTTとして、スイッチ回路SW3 に出力する。
なお、サイクルタイムCTを生成するサイクルタイマは、32ビットからなり、下位12ビットが40.69ns毎にインクリメントされ、その上位13ビットが125μs毎にインクリメントされ、その上の7ビットが秒数のカウント値を示している。
【0054】
レジスタNT−reg1 ,NT−reg2 ,NT−reg3 およびNT−reg4 は、それぞれスイッチ回路SW3 によって選択されたときに、サンプリング回路1231からのノミナルタイミング時間NTTを書き込んで記憶し、スイッチ回路SW4 によって選択されたときに、記憶しているノミナルタイミング時間NTTを読み出して加算回路1233に出力する。
ここで、レジスタNT−reg1 ,NT−reg2 ,NT−reg3 およびNT−reg4 は、FIFOメモリ122のRAM1221のそれぞれバンクPB1 ,PB2 ,PB3 およびPB4 に記憶されている1アイソクロナス通信用パケット分のDVCRデータのノミナルタイミング時間NTTを記憶する。
また、このノミナルタイミング時間NTTは、RAM1221に記憶されている対応する1アイソクロナス通信用パケット分のDVCRデータの送信が許可される最も早い時刻を示している。
なお、FIFOメモリ122のスイッチ回路SW1 とレイト処理回路123のスイッチ回路SW3 とは連動して切り換わる。同様に、FIFOメモリ122のスイッチ回路SW2 とレイト処理回路123のスイッチ回路SW4 とも連動して切り換わる。
【0055】
加算回路1233は、スイッチ回路SW4 から入力したノミナルタイミング時間NTTと、メモリ1232から読み出した許容最大遅延時間MTAである450μsとを加算し、その加算の結果をタイムスタンプTSとしてレイト判断回路1234に出力する。
ここで、タイムスタンプは、対応するアイソクロナス通信用パケットの送信が許可される最も遅い時刻を示している。
また、許容最大遅延時間MTAは、送信側から送信したアイソクロナス通信用パケットを受信側において有効に処理(たとえば表示処理)できるようにシステムで予め決められいるものであり、たとえば、ジッタなどが発生しない正常な状態において、アイソクロナス通信用パケットが、送信側のアイソクロナス通信用FIFOメモリ122から出力されてから、受信側のアプリケーションI/F(デジタル・ビデオカセットレコーダI/F120に対応する)から出力されるまでの時間を基準として決定される。
本実施形態では、IEC61883規格に基づいて、許容最大遅延時間MTAは450μsとなっている。なお、許容最大遅延時間MTAはシステムの種類に応じて任意に決定される。
【0056】
レイト判断回路1234は、サイクルタイマの前記上位13ビットがカウントアップしたタイミング(125μs毎にカウントアップする)で、サイクルタイマが示すサイクルタイムCTとタイムスタンプが示す時間とを比較し、サイクルタイマが示すサイクルタイムCTがタイムスタンプが示す時間に比べて遅い場合にレイトと判断し、そうでない場合にレイトではないと判断し、レイト判断結果を信号S1234として送信決定回路1235に出力する。
ここで、レイトと判断されるのは、ノミナルタイミング生成回路1210から出力されるノミナルタイミング信号NTに対応するパルスが発生するタイミングから、当該パルスに対応する1パケット分のDVCRデータがRAM1221から読み出されるまでの時間が、許容最大遅延時間450μsを越えた場合である。
【0057】
送信決定回路1235は、レイト判断回路1234から入力したレイト判断結果信号S1234がレイトを示している場合には、FIFOメモリ122のスイッチ回路SW2 から入力した1アイソクロナス通信用パケット分のDVCRデータを後段の図1に示す送信後処理・受信前処理回路124には出力しない。
その後、送信決定回路1235は、切り換わったスイッチ回路SW2 を介して次のバンクPB1 ,PB2 ,PB3 およびPB4 から入力したDVCRデータを送信するか否かをレイト判断結果に基づいて決定する。
この場合に、送信決定回路1235は、次のバンクPB1 ,PB2 ,PB3 ,PB4 が空である場合や、当該次のバンクに対応するレジスタNT−reg1 ,NT−reg2 ,NT−reg3 ,NT−reg4 にノミナルタイミング時間NTTが記憶されていない場合には、ダミーパケットDPKを送信後処理・受信前処理回路124に出力する。
ここで、ダミーパケットDPKは、図2に示すアイソクロナス通信用パケットのうち、データを除く、1394ヘッダ、ヘッダCRC、CIPヘッダ1、CIPヘッダ2およびデータCRCから構成されているパケットである。
【0058】
一方、送信決定回路1235は、レイト判断回路1234から入力したレイト判断結果信号S1234がレイトを示していない場合には、FIFOメモリ122のスイッチ回路SW2 から入力した1アイソクロナス通信用パケット分のDVCRデータを後段の送信後処理・受信前処理回路124に出力する。
【0059】
〔送信後処理・受信前処理回路124〕
送信後処理・受信前処理回路124は、送信時に、図2に示すデータ領域(Data)にDVCRデータを設定し、1394ヘッダ、CIPヘッダ1およびCIPヘッダ2およびデータCRCを付加してアイソクロナス通信用パケットを生成し、これをリンクコア101に出力する。
ここで、レイト処理回路123の送信決定回路1235において、レイトと判断されて送信されなかったアイソクロナス通信用パケットの次のアイソクロナス通信用パケットには、DBCの番号を1つ飛ばして付与する。
【0060】
送信後処理・受信前処理回路124は、受信時に、リンクコア101を介してIEEE1394シリアルバスBSを伝送されてきたアイソクロナス通信用パケットを受けて、受信パケットの1394ヘッダ、CIPヘッダ1,2などの内容を解析し、データを復元してDVCRデータをアイソクロナス通信用FIFOメモリ122に格納する。
【0061】
次に、上記構成によるアイソクロナス通信用パケットの送受信動作について、図5に関連付けて説明する。
なお、図5はアイソクロナス通信パケットの送信動作を説明するための図であって、図中、NT0〜NT3はデータ(data)0〜3のノミナルタイミング、P.B.0〜P.B.3は各パケットを送信して良い区間を示している。
【0062】
アイソクロナス通信用パケットの送信時の動作
以下、DVCR用信号処理回路1におけるアイソクロナス通信用パケットの送信時の動作について説明する。
図4に示すアイソクロナス通信用FIFOメモリ122のコントローラ1222からの出力制御信号S1222に基づいて、デジタル・ビデオカセットレコーダ40からの4ビットのデータ幅のDVCRデータが、デジタル・ビデオカセットレコーダI/F120に出力される。
DVCRデータは、デジタル・ビデオカセットレコーダI/F120を介して送信前処理・受信後処理回路121に入力され、ここで4ビットから32ビットのデータ幅のDVCRデータに変換され、当該変換されたDVCRデータおよびメモリアドレスがアイソクロナス通信用FIFOメモリ122に出力される。
また、DVCRデータと同期して図5(a)に示すようなパルス状のフレーム同期信号FRが、デジタル・ビデオカセットレコーダI/F120を介してデジタル・ビデオカセットレコーダ40から送信前処理・受信後処理回路121のノミナルタイミング生成回路1210に入力される。
【0063】
1アイソクロナス通信用パケット分のDVCRデータは、FIFOメモリ122のコントローラ1222からの書き込み用切り換え信号WSWに基づいてスイッチSW1 が選択したRAM1221のバンクPB1 〜PB4 のいずれかのバンクに書き込まれる。
また、バンクPB1 〜PB4 に書き込まれたDVCRデータは、コントローラ1222からの読み出し用切り換え信号RSWに基づいてスイッチSW2 によって選択されたときに、レイト処理回路123の送信決定回路1235に出力される。
【0064】
上述したDVCRデータの処理と並行して、以下に示すノミナルタイミング信号NTの生成およびこのノミナルタイミング信号に基づくレイト判断処理が送信前処理・受信後処理回路121およびレイト処理回路123において行われる。
【0065】
まず、図5(c)に示すように、フレーム同期信号FRを基準にしてフレーム先頭のデータを送る基準タイミングを示す値であるノミナル初期値NIが、たとえば電源投入時にマイクロコンピュータ30からマイクロコンピュータI/F102を介してCFR群111の所定のレジスタに設定されている。
また、フレーム毎に、デジタル・ビデオカセットレコーダ40からの前のフレームの長さを示す信号S40がマイクロコンピュータ30に出力される。マイクロコンピュータ30では、この前のフレームの長さを基準にして、1フレームに必要なデータを1フレーム内に均等に送るために設定する値、すなわちノミナルタイミング間隔を示すノミナルステップ値NSが選定され、このノミナルステップ値NSが、マイクロコンピュータ30からマイクロコンピュータI/F102を介してCFR群111の所定のレジスタに設定される。
【0066】
送信前処理・受信後処理回路121のノミナルタイミング生成回路1210では、図5に示すような、パルス状のフレーム同期信号FRがエッジ検出回路1211に入力される。また、CFR群111に設定されたノミナル初期値NIが第1カウンタ1212に入力され、ノミナルステップ値NSが第2カウンタ1213に入力される。
【0067】
エッジ検出回路1211では、デジタル・ビデオカセットレコーダI/F120を介して入力したフレーム同期信号FRの立上がりエッジが検出され、エッジ検出信号S1211が生成されて第1カウンタ1212に出力される。
【0068】
第1カウンタ1212では、エッジ検出信号S1212を受けてアクティブとなってカウント動作が開始される。そして、カウント値がCFR群111に設定されているノミナル初期値NIと等しくなったならば、そのフレームの最初のノミナルタイミングがきたことを知らせる信号S1212が生成され、第2カウンタ1213に出力される。第1カウンタ1212は、カウント値がCFR群111に設定されているノミナル初期値NIと等しくなったならば、非アクティブとなる。
【0069】
第2カウンタ1213では、第1カウンタ1212の第1信号S1212が入力されるとリセットされる。そして、リセット後、カウント動作が開始され、カウント値がCFR群111に設定されているノミナルステップ値NSに達すると、ノミナルタイミングがきたことを示す第2信号S1213が生成され、第3カウンタ1214に出力される。
【0070】
第3カウンタ1214においては、第1カウンタ1212の第1信号S1212によりリセットされ、リセット後、カウント動作が開始される。
そして、第2カウンタ1213の出力信号S1213を受けてノミナルタイミング信号NTが生成され、レイト処理回路123に出力される。また、第3カウンタ1214では、ノミナルタイミングの数がカウントされ、たとえばNTSC方式の場合には250回、PAL方式の場合には300回のノミナルタイミング信号NTが出力される。
このノミナルタイミング信号NTの出力回数は、第1カウンタ1212の第1信号S1212によりリセットされることから、250回あるいは300回より少なくなることはあるが、これらの回数以上のノミナルタイミング信号NTの出力は行われない。
【0071】
レイト処理回路123において、送信前処理・受信後処理回路121のノミナルタイミング生成回路1210で生成されたノミナルタイミング信号NTがサンプリング回路1231に入力される。
【0072】
サンプリング回路1231において、ノミナルタイミング信号NTにパルスが発生したタイミングで、サイクルタイマが示すサイクルタイムCTがサンプリングされ、当該サンプリングされた時間がノミナルタイミング時間NTTとしてスイッチ回路SW3 に出力される。
次に、スイッチ回路SW3 に出力されたノミナルタイミング時間NTTが、FIFOメモリ122のコントローラ1222からの書き込み用切り換え信号WSWに基づいてスイッチ回路SW3 が選択したレジスタNT−reg1 〜NT−reg4 に書き込まれる。
このとき、スイッチ回路SW1 とスイッチSW3 とは、書き込み用切り換え信号WSWに基づいて連動して切り換えられる。
したがって、レジスタNT−reg1 〜NT−reg4 には、それぞれバンクPB1 〜PB4 に記憶されているDVCRデータに対応するノミナルタイミング時間NTTが記憶される。
【0073】
次に、レジスタNT−reg1 〜NT−reg4 に書き込まれたノミナルタイミング時間NTTが、コントローラ1222からの読み出し用切り換え信号RSWに基づいてスイッチ回路SW4 によって選択されたときに読み出されて加算回路1233に出力される。
そして、加算回路1233において、当該読み出されたノミナルタイミング時間NTTとメモリ1232から読み出されたた許容最大遅延時間MTA=450μsとが加算され、当該加算の結果がタイムスタンプTSとしてレイト判断回路1234に出力される。
【0074】
次に、レイト判断回路1234において、サイクルタイマの上位13ビットがカウントアップしたタイミングで、125μs毎に、サイクルタイマが示すサイクルタイムCTとタイムスタンプTSが示す時間とが比較され、サイクルタイマが示すサイクルタイムCTがタイムスタンプTSが示す時間に比べて遅い場合にレイトと判断され、そうでない場合にレイトではないと判断され、レイト判断結果が送信決定回路1235に出力される。
【0075】
次に、送信決定回路1235において、レイト判断回路1234から入力したレイト判断結果がレイトを示している場合には、FIFOメモリ122のスイッチ回路SW2 から入力した1アイソクロナス通信用パケット分のDVCRデータは後段の図1に示す送信後処理・受信前処理回路124に出力されない。
その後、送信決定回路1235において、切り換わったスイッチ回路SW2 を介して次のバンクPB1 ,PB2 ,PB3 およびPB4 から入力したDVCRデータを送信するか否かをレイト判断結果に基づいて決定される。
この場合に、送信決定回路1235は、次のバンクPB1 ,PB2 ,PB3 ,PB4 が空である場合や、当該次のバンクに対応するレジスタNT−reg1 ,NT−reg2 ,NT−reg3 ,NT−reg4 にNT時間が記憶されていない場合には、ダミーパケットが送信後処理・受信前処理回路124に出力される。
【0076】
一方、送信決定回路1235において、レイト判断回路1234から入力したレイト判断結果がレイトを示していない場合には、スイッチ回路SW2 から入力した1アイソクロナス通信用パケット分のDVCRデータが後段の送信後処理・受信前処理回路124に出力される。
そして、DVCRデータに、図2に示す1394ヘッダ、CIPヘッダ1およびCIPヘッダ2およびデータCRCが付加されてアイソクロナス通信用パケットが生成され、当該アイソクロナス通信用パケットがリンクコア101、フィジカル・レイヤ回路20およびIEEE1394シリアルバスBSを介して、図5(d)に示すように、送信先のノードに出力される。
【0077】
アイソクロナス通信用パケットの受信時の動作
DVCR用信号処理回路1におけるアイソクロナス通信用パケットの受信時には、受信したアイソクロナス通信用パケットが、図1に示すリンクコア101、デマルチプレクサ110を介して、送信後処理・受信前処理回路124に出力される。
そして、送信後処理・受信前処理回路124において、アイソクロナス通信用パケットの1394ヘッダ、CIPヘッダ1,2などの内容が解析され、復元されてDVCRデータが、アイソクロナス通信用FIFOメモリ122に格納された後に、送信前処理・受信後処理回路121、デジタル・ビデオカセットレコーダI/F120を介して、デジタル・ビデオカセットレコーダ40に出力される。
【0078】
以上説明したように、DVCR用信号処理回路1によれば、デジタル・ビデオカセットレコーダI/F120を介して入力したフレーム同期信号FRの立上がりエッジを検出して、エッジ検出信号S1211を第1カウンタ1212に出力するエッジ検出回路1211と、エッジ検出信号S1212を受けてアクティブとなってカウント動作を開始し、カウント値がCFR群111に設定されているノミナル初期値NIと等しくなったならば、そのフレームの最初のノミナルタイミングがきたことを知らせる第1信号S1212を第2カウンタ1213に出力する第1カウンタ1212と、第1カウンタ1212の第1信号S1212によりリセットされ、リセット後、カウント動作を開始し、カウント値がCFR群111に設定されているノミナルステップ値NSに達すると、ノミナルタイミングがきたことを示す第2信号S1213を第3カウンタ1214に出力する第2カウンタ1213と、第1カウンタ1212の出力信号S1212によりリセットされ、リセット後、カウント動作を開始し、第2カウンタ1213の出力信号S1213を受けてノミナルタイミング信号NTをレイト処理回路123に出力するとともに、ノミナルタイミングの数をカウントする第3カウンタ1214とを有するノミナルタイミング生成回路1210を設けたので、フレームの長さの変動に応じてクロック数が変動しないシステムだけでなく、クロック周波数が固定でクロック数が変動する場合であっても、フレームの変動に応じて均等に基準タイミング信号を生成できる利点がある。
【0079】
また、DVCR用信号処理回路1によれば、アイソクロナス通信用パケットを送信する際に、1アイソクロナス通信用パケット分のDVCRデータ毎に、当該DVCRデータの送信が許可される最も早い時刻を決定するノミナルタイミング時間NTTをノミナルタイミング生成回路1210およびサンプリング回路1231を用いて生成し、当該ノミナルタイミング時間NTTに許容最大遅延時間450μsを加算することで、当該DVCRデータの送信が許可される最も遅い時刻を示すタイムスタンプを生成する。そして、RAM1221のバンクPB1 〜PB4 から1アイソクロナス通信用パケット分のDVCRデータを読み出したタイミングで、当該読み出したDVCRデータに対応するタイムスタンプとサイクルタイムとを比較することで、当該DVCRデータを含むアイソクロナス通信用パケットの送信がレイトになるか否かを判断し、レイトにならない場合にのみ、当該DVCRデータを図1に示す送信後処理・受信前処理回路124に出力する。
そのため、DVCR用信号処理回路1によれば、レイト判断をフレーム単位で行うのではなく、1アイソクロナス通信用パケット分のDVCRデータを単位として行うことができ、前述したように、図4に示すコントローラ1222からの出力制御信号に基づいてデジタル・ビデオカセットレコーダ40からのDVCRデータの出力タイミングが変動した場合でも、レイト判断を正確に行うことができる。
【0080】
また、DVCR用信号処理回路1によれば、図4に示すコントローラ1222がRAM1221がオーバーフローしないように出力制御信号を用いてデジタル・ビデオカセットレコーダ40のDVCRデータの出力を制御しているため、RAM1221がオーバーフローすることを回避できる。
【0081】
本発明は上述した実施形態には限定されない。
たとえば、上述した実施形態では、図1に示すデジタル・ビデオカセットレコーダ40から送信データを入力する場合を例示したが、送信データを出力するアプリケーションは特に限定されないが、本発明は、送信データの出力タイミングが変動するアプリケーションを用いる場合に特に有効である。
【0082】
また、上述した実施形態では、図1に示すように、アイソクロナス通信系回路に加えて、アシンクロナス通信系回路を備えたDVCR用信号処理回路1を例示したが、本発明は、アシンクロナス通信系回路を備えていなくてもよい。この場合には、図1において、リンクコア101からのアイソクロナス通信用パケットを無条件に送信後処理・受信前処理回路124に出力する構成にする。
【0083】
また、上述した実施形態では、図4に示すレイト処理回路123において、許容最大遅延時間を加算する加算回路1233をレジスタNT−reg1 〜NT−reg4 の後段に設けたが、加算回路1233をレジスタNT−reg1 〜NT−reg4 の前段に設けてもよい。
【0084】
また、本発明では、通信バスとして、IEEE1394を例示したが、アイソクロナス通信モードを持つものであれば、その他の通信バスを用いた場合にも適用できる。
【0085】
【発明の効果】
以上説明したように、本発明によれば、フレームの長さの変動に応じてクロック数が変動しないシステムだけでなく、クロック周波数が固定でクロック数が変動する場合であっても、フレームの変動に応じて均等に基準タイミング信号を生成できる利点がある。
【図面の簡単な説明】
【図1】本発明の実施形態に係るDVCR用信号処理回路の構成図である。
【図2】アイソクロナス通信用パケットの基本構成例を示す図である。
【図3】本発明に係るノミナルタイミング生成回路の構成例を示すブロック図である。
【図4】図1に示すレイト処理回路およびアイソクロナス通信用FIFOメモリの内部構成図である。
【図5】アイソクロナス通信パケットの送信動作を説明するための図である。
【符号の説明】
1…DVCR用信号処理回路、10…リンク・レイヤ回路、20…フィジカル・レイヤ回路、30…マイクロコンピュータ、40…デジタル・ビデオカセットレコーダ、101…リンクコア、102…マイクロコンピュータI/F、104…送信用FIFOメモリ、105…受信用FIFOメモリ、106…アウトバウンド回路、107…オートレスポンス回路、108…送信用リンクFIFOメモリ、109…インバウンド回路、110…デマルチプレクサ、111…CFR群、112…リンクコア、113…TSR群、120…デジタル・ビデオカセットレコーダI/F、121…送信前処理・受信後処理回路、122…アイソクロナス通信用FIFOメモリ、123…レイト処理回路、124…受信前処理・送信後処理回路、1210…ノミナルタイミング生成回路1210、1211…エッジ検出回路、1212…第1カウンタ、1213…第2カウンタ、1214…第3カウンタ、1221…RAM、1222…コントローラ、1231…サンプリング回路、1232…メモリ、1233…加算回路、1234…レイト判断回路、1235…送信決定回路。
Claims (7)
- フレームデータを受けて、当該フレームデータを複数のデータに分割し、かつ、フレーム内で均等な時間間隔で設定される基準タイミングに応じてシリアルインタフェースバスに送信する信号処理回路であって、
フレーム同期信号を受けて、当該フレーム同期信号の入力を基準にして、フレーム先頭のデータを送るタイミングを決定し、当該先頭データを送るタイミングに基づいて、データとデータとの間隔となる基準タイミングステップを決定し、決定した基準タイミングステップ毎に上記基準タイミングを生成する基準タイミング生成回路と、
上記先頭データを送るタイミングを指示する基準タイミング初期値および基準タイミングステップを指示する制御回路と
を有し、
上記基準タイミング生成回路は、
フレーム同期信号の入力を検出する検出回路と、
上記検出回路の検出信号を受けてカウント動作を開始し、上記制御回路から与えられる基準タイミング初期値に達したならば、そのフレームの最初の基準タイミングがきたことを知らせる第1信号を出力する第1カウンタと、
上記第1カウンタによる第1信号によりリセットされ、リセット後、カウント動作を開始し、カウント値が上記制御回路から与えられる基準タイミングステップ値に達すると、基準タイミングがきたことを示す第2信号を出力する第2カウンタと、
上記第2カウンタによる第2信号を受けて基準タイミング信号を出力するとともに、基準タイミングの数をカウントする第3カウンタと
を含む信号処理回路。 - 上記制御回路は、基準タイミングステップを前のフレームの長さを基準にしてフレーム毎に設定する
請求項1記載の信号処理回路。 - 上記基準タイミング生成回路による基準タイミングを、送信すべき分割データの送信が許可される最も早い時刻として、当該基準タイミングデータから最も遅い時刻までの時間を示す許容最大遅延時間と、基準時刻とに基づいて、上記データの送信が許可される最も遅い時刻を経過していないか否かを判断し、最も遅い時刻を経過していないと判断した場合に、上記データを上記シリアルインタフェースバスに送信させ、最も遅い時刻を経過したと判断した場合に、上記データを上記シリアルインタフェースバスに送信させないレイト処理回路
を有する請求項1記載の信号処理回路。 - 上記第3カウンタは、上記第1カウンタによる第1信号によりリセットされ、リセット後、カウント動作を開始する
請求項1記載の信号処理回路。 - フレームデータを受けて、当該フレームデータを複数のデータに分割し、かつ、フレーム内で均等な時間間隔で設定される基準タイミングに応じてシリアルインタフェースバスに送信する信号処理方法であって、
フレーム同期信号を受けて、当該フレーム同期信号の入力を基準にして、フレーム先頭のデータを送るタイミングを決定し、
上記先頭データを送るタイミングに基づいて、データとデータとの間隔となる基準タイミングステップを決定し、
決定した基準タイミングステップ毎に上記基準タイミングを生成する生成ステップと、
上記先頭データを送るタイミングを指示する基準タイミング初期値および基準タイミン グステップを指示信号に基づいて設定する制御ステップと
を有し、
上記生成ステップは、
フレーム同期信号の入力を検出する検出ステップと、
上記検出回路の検出信号を受けてカウント動作を開始し、上記制御ステップから与えられる基準タイミング初期値に達したならば、そのフレームの最初の基準タイミングがきたことを知らせる第1信号を出力する第1ステップと、
上記第1ステップによる上記第1信号によりリセットされ、リセット後、カウント動作を開始し、カウント値が上記制御ステップから与えられる基準タイミングステップ値に達すると、基準タイミングがきたことを示す第2信号を出力する第2ステップと、
上記第2ステップによる上記第2信号を受けて基準タイミング信号を出力するとともに、基準タイミングの数をカウントする第3ステップと
を含む信号処理方法。 - 基準タイミングステップは、前のフレームの長さを基準にしてフレーム毎に設定する
請求項5記載の信号処理方法。 - 上記基準タイミングを、送信すべき分割データの送信が許可される最も早い時刻として、当該基準タイミングデータから最も遅い時刻までの時間を示す許容最大遅延時間と、基準時刻とに基づいて、上記データの送信が許可される最も遅い時刻を経過していないか否かを判断し、
最も遅い時刻を経過していないと判断した場合に、上記データを上記シリアルインタフェースバスに送信させ、
最も遅い時刻を経過したと判断した場合に、上記データを上記シリアルインタフェースバスに送信させない
請求項5記載の信号処理方法。
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Publications (2)
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JP4038893B2 true JP4038893B2 (ja) | 2008-01-30 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |