JP2001251349A - パケットプロセッサ - Google Patents

パケットプロセッサ

Info

Publication number
JP2001251349A
JP2001251349A JP2000061250A JP2000061250A JP2001251349A JP 2001251349 A JP2001251349 A JP 2001251349A JP 2000061250 A JP2000061250 A JP 2000061250A JP 2000061250 A JP2000061250 A JP 2000061250A JP 2001251349 A JP2001251349 A JP 2001251349A
Authority
JP
Japan
Prior art keywords
field
general
instruction
extraction
packet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000061250A
Other languages
English (en)
Inventor
Yuji Kojima
祐治 小島
Tetsuaki Tsuruoka
哲明 鶴岡
Kenichi Abiru
健一 阿比留
Yasuyuki Umezaki
康之 梅崎
Yoshitomo Shimozono
善知 下園
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2000061250A priority Critical patent/JP2001251349A/ja
Priority to US09/742,939 priority patent/US6799267B2/en
Publication of JP2001251349A publication Critical patent/JP2001251349A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30018—Bit or string instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE

Abstract

(57)【要約】 【課題】 ソフトウェア（命令）によるパケットフィー
ルドの抽出・書き込み処理を高速化して、高い柔軟性と
高速処理性能とを兼ね備えたパケットプロセッサを提供
する。 【解決手段】 汎用演算器１４とは別の専用の回路１７
により、汎用レジスタ１３からパケットデータの特定フ
ィールドを汎用演算器１４による演算対象フィールドと
して抽出するとともに、その特定フィールドに対する汎
用演算器１４による演算処理結果を元の特定フィールド
の情報として汎用レジスタ１３に書き込むようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パケットプロセッ
サに関し、例えば、パケットヘッダの書き換え処理など
のパケット処理を実施するパケット中継装置に用いて好
適なパケットプロセッサに関する。
【０００２】
【従来の技術】近年、端末間通信のためのネットワーク
利用拡大に伴い、ネットワーク規模の拡大を図るべく、
ネットワーク間の中継、例えば、ＬＡＮ（Local Area N
etwork）とＬＡＮ、ＬＡＮと専用線とを相互接続する必
要性が生じてきている。このようにして構築されるネッ
トワークで、現在、主流なのはＩＰ(Internet Protoco
l)によるネットワークである。
【０００３】ここで、ＩＰとは、ＩＳＯ(International
Organization for Standardization)のＯＳＩ(Open Sy
stems Interconnection)モデルにおけるネットワーク層
に相当するコネクションレス型の通信プロトコルであ
る。このＩＰによる通信（ＩＰ通信）では、予め端末間
で通信路を確保するコネクション型のプロトコルとは異
なり、例えば、ＬＡＮ間を相互接続するパケット中継装
置が、通信データの格納されているパケットをそのヘッ
ダに設定されている宛先情報（宛先ＩＰアドレス）に基
づいて中継処理（ルーティング）することよって端末間
の通信が実現する。
【０００４】このため、ＩＰネットワークにおけるパケ
ット中継処理には、パケットヘッダのチェックサムの計
算や宛先テーブルの検索，パケットヘッダの書き換え処
理といった、パケット処理が必要になる。また、この他
にも、ネットワークにおける通信を制限するためのパケ
ットフィルタリングの実装なども求められる。これらの
処理を専用のハードウェアで行なうには煩雑であり、通
常は、プロセッサによってソフトウェア処理することが
多い。
【０００５】図１８はパケット中継装置の一例を示すブ
ロック図で、この図１８に示すように、パケット中継装
置１００は、それぞれ収容ネットワーク（この場合はＬ
ＡＮ１０４）数に応じた分だけ設けられたパケット受信
・処理部１０１とパケット送信・処理部１０３とをそな
えるとともに、パケット受信・処理部１０１で受信され
たパケットを所望のパケット送信・処理部１０３へルー
ティングするためのスイッチ・ファブリック（スイッチ
部）１０２とをそなえて構成されている。
【０００６】このパケット中継装置１０１では、パケッ
ト中継を行なうに当たって、まず、パケット受信・処理
部１０１の受信インタフェース１１１で受信されたパケ
ットがバス１１４を通じて一時的にメモリ１１２へ格納
される。そして、パケットプロセッサ（以下、単に「プ
ロセッサ」という）１１３によって、メモリ１１２に格
納された受信パケットに対するチェックサムの計算や宛
先テーブルの検索，パケットヘッダの書き換えなどのパ
ケット処理が実施される。
【０００７】その後、受信パケットは、バス１１４を通
じて、プロセッサ１１３による上記パケット処理により
決定した宛先情報などのその受信パケットに付随する情
報とともにスイッチファブリック１０２へ送られ、スイ
ッチファブリック１０２にて、決定した宛先情報に従っ
て適切なパケット送信・処理部１０３の送信インタフェ
ース１３１へ送信され、その送信インタフェース１３１
から目的のＬＡＮ１０４へ送出される。このようにし
て、パケット中継装置１００は、所望のＬＡＮ１０４か
らの受信パケットをその宛先情報に基づいて目的のＬＡ
Ｎ１０４へ中継する。
【０００８】次に、上記のプロセッサ１１３によるパケ
ット処理について、より詳細に説明する。図１９は上記
のメモリ１１２及びプロセッサ１１３に着目した部分の
詳細構成を示すブロック図で、この図１９に示すプロセ
ッサ１１３は、外部バスインタフェース１２１，外部バ
スバッファ１２２，汎用演算器１２３，汎用レジスタ１
２４，プログラム・カウンタ１２５，フラグ・レジスタ
１２６及び制御部１２７をそなえて構成されている。
【０００９】ここで、外部バスインタフェース１２１
は、バス１１４とのインタフェースをとるためのもの
で、この外部バスインタフェース１２１を介して、プロ
セッサ１１３とメモリ１１２との間でパケットデータの
転送が行なわれるようになっている。また、外部バスバ
ッファ１２２は、パケット処理対象の受信パケットデー
タを一時的に保持しておくためのものであり、汎用演算
器１２３は、制御部１２７の命令デコーダ１２８から入
力される命令に従って、整数演算や論理演算，ビット演
算などの汎用演算を実行することで、パケットデータの
転送・比較・演算などの処理を行なえるものである。
【００１０】さらに、汎用レジスタ１２４（ここでは、
ｒ０〜ｒ１５の１６個から成る）は、受信パケットデー
タを格納し、演算対象のデータや演算結果を保持するた
めのもので、この汎用レジスタ１２４に隣接して設けら
れたセレクタ１２４ａ，１２４ｂによって、汎用レジス
タ１２４からのデータの出力（抽出）または汎用レジス
タ１２４への入力（書き込み）対象となるレジスタ（ｒ
０〜ｒ１５）の選択が行なわれるようになっている。
【００１１】また、プログラムカウンタ１２５は、現在
実行している命令のプログラム内の位置を保持するため
のもので、１命令を実行する毎にそのカウント値が順次
インクリメントされるようになっている。さらに、フラ
グ・レジスタ１２６は、汎用演算器１２３による演算結
果を評価するためのものであり、制御部１２７は、外部
バスインタフェース１２１を通じて入力される命令を解
釈（命令デコーダ１２８によりデコード）して、本プロ
セッサ１１３内の各構成要素へ制御信号を与えるための
ものである。なお、上記の命令は、例えば、受信パケッ
トを格納する上記のメモリ１１２に保持されていてもよ
いし、専用の外部メモリに保持されていていてもよい。
【００１２】上述のごとく構成されたプロセッサ１１３
では、まず、受信パケットデータを、制御部１２７（命
令デコーダ１２８）からのデータ転送命令に従って、メ
モリ１１２から読み込んで、汎用レジスタ１２４へ転送
する。次に、プロセッサ１１３は、汎用レジスタ１２４
に格納したパケットデータについて、宛先テーブルの検
索，パケットヘッダのチェックサムの計算，パケットヘ
ッダの宛先アドレスの書き換えなどを、制御部１２７
（命令デコーダ１２８）からの命令に従って、順次、実
行する。
【００１３】このとき、プロセッサ１１３は、実際に
は、汎用レジスタ１２４の任意のレジスタｒｉ（ｉ＝０
〜１５）にそのビット長単位（例えば、３２ビット）に
格納されたパケットデータから、汎用レジスタ１２４の
ビット長と同じ長さとは限らない特定のフィールド〔例
えば、ＴＴＬ（Time To Live）フィールド〕だけを抽出
して作業領域となる他のレジスタｒｉへ格納して、その
フィールドについてのパケット処理を実行した後、その
フィールドを再び汎用レジスタ１２４のビット長単位で
元のパケットデータのフィールドとして元のレジスタｒ
ｉへ書き込むことによって、一連のパケット処理を実行
する。
【００１４】その後、プロセッサ１１３は、必要に応じ
て、汎用レジスタ１２４に格納したパケットデータをメ
モリ１１２へ戻し、処理済みのパケットを適宜にメモリ
１１２からバス１１４を通じてスイッチ・ファブリック
１０２へ送り出す。このように、プロセッサ１１３で
は、受信パケットを汎用レジスタ１２４に格納して、特
定フィールドの抽出・書き込みを繰り返すことで、更新
すべきパケットフィールドの更新を行なって、適切な中
継処理を実現している。
【００１５】
【発明が解決しようとする課題】ところで、近年、ネッ
トワークの高速化／大容量化に伴い、パケットの中継処
理についても一層の高速化が求められている。しかしな
がら、上述したようなプロセッサ１１３によるパケット
処理では、パケット処理対象のパケットフィールドが、
必ずしも汎用レジスタ１２４の特定ビット長のアライメ
ントに整合しているわけではないため、パケットフィー
ルドの抽出・書き込み処理を高速に実行できないという
課題がある。
【００１６】例えば、汎用レジスタ１２４のビット長が
３２ビットで、パケットフォーマットが図２０に示すよ
うなイーサネット（登録商標）（Ｅｔｈｅｒｎｅｔ（登
録商標））フォーマットであるとき、パケットのヘッダ
を汎用レジスタ１２４へ格納するならば、プロセッサ１
１３は、３２ビットのＩＰアドレス〔SA（Source Addre
ss）；３２ビット／DA（Destination Address）；３２
ビット〕を１６ビットずつ、２つのレジスタｒｉへ跨っ
て格納することになるが、このようにプロセッサ１１３
が特定ビット長単位のデータ転送命令を使用して、汎用
レジスタ１２４に格納したパケットデータから特定のフ
ィールドを抽出したり、書き込む処理を行なうとなる
と、メモリ１１２からのデータ転送以外に、必ず、シフ
ト演算やレジスタｒｉの特定領域を“０”にするマスク
処理演算などを汎用演算器１２３にて行なう必要があ
り、その分、クロック数を費やすことになる。ゆえに、
従来のプロセッサ１１３では、パケットフィールドの抽
出・書き込み処理を高速化するには限界がある。
【００１７】そこで、上記のパケット処理を専用のハー
ドウェア回路で高速に実行する方法も考えられている。
しかしながら、このような専用のハードウェア回路で
は、プロトコルの改訂やネットワークとして提供するサ
ービス機能向上のための機能変更に対して容易に対応す
ることはできず、単なる専用のハードウェア回路化で
は、その都度、新たな回路を開発する必要がある。
【００１８】これに対して、上記のプロセッサ１１３に
よるパケット処理では、命令、つまり、ソフトウェア
（プログラム）によってプロセッサ１１３を起動して実
行するため、装置完成後のプロトコルの改訂やネットワ
ークとして提供するサービス機能向上のための機能変更
などに容易に対応できる高い柔軟性をもっている。従っ
て、プロセッサ１１３によるパケット処理の高い柔軟性
を活かしながら、高速なパケット中継処理を実現するに
は、プロセッサ１１３によるパケットフィールドの抽出
・書き込み処理を高速化することが必須となる。
【００１９】本発明は、このような課題に鑑み創案され
たもので、ソフトウェア（命令）によるパケットフィー
ルドの抽出・書き込み処理を高速化して、高い柔軟性と
高速処理性能とを兼ね備えたパケットプロセッサを提供
することを目的とする。
【００２０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のパケットプロセッサ（請求項１）は、パ
ケットデータを保持する汎用レジスタと、汎用演算命令
に従って、この汎用レジスタに保持されたパケットデー
タの特定フィールドに対して所定の汎用演算を施すこと
により所定のパケット処理を実行する汎用演算器と、フ
ィールド抽出命令に従って、上記の汎用レジスタから上
記特定フィールドを汎用演算器による演算対象フィール
ドとして抽出するフィールド抽出回路と、フィールド書
き込み命令に従って、その特定フィールドに対する汎用
演算器による演算処理結果を元の特定フィールドの情報
として上記汎用レジスタに書き込むフィールド書き込み
回路とをそなえて成ることを特徴としている。
【００２１】ここで、上記のフィールド抽出回路とフィ
ールド書き込み回路とは、フィールド抽出・書き込み専
用回路として共通化されていてもよい（請求項２）。そ
して、この場合、本パケットプロセッサは、上記の特定
フィールドの汎用レジスタにおけるビット位置を表わす
フィールド抽出・書き込みビットパターンと上記の特定
フィールドの汎用レジスタにおけるビット回転量とを組
にした命令を保持する命令保持部をそなえ、上記のフィ
ールド抽出・書き込み専用回路が、この命令保持部の命
令に基づいて、上記の特定フィールドについてのフィー
ルド抽出処理とフィールド書き込み処理とを実施するよ
うに構成されていてもよい（請求項３）。また、この場
合、上記の命令保持部及び汎用レジスタは、上記の命令
とパケットデータとを保持しうる複合レジスタとして構
成されていてもよい（請求項４）。
【００２２】さらに、上記の汎用演算器及びフィールド
抽出・書き込み専用回路は、それぞれに専用の命令によ
る処理手順を記述した個別プログラムに従って動作する
ように構成されていてもよいし（請求項５）、それぞれ
に専用の命令による処理手順を混在させて記述した共通
のプログラムに従って動作するように構成されていても
よく（請求項６）、また、１命令内に上記フィールド抽
出・書き込み専用回路に対する命令と上記汎用演算器に
対する命令とを混在させた命令による処理手順を記述し
た共通プログラムに従って動作するように構成されてい
てもよい（請求項７）。
【００２３】さらに、上記のフィールド抽出・書き込み
専用回路は、上記の汎用演算器の構成要素を用いて構成
されていてもよく、これらの汎用演算器およびフィール
ド抽出・書き込み専用回路が、それぞれに専用の命令に
よる処理手順を混在させて記述した共通プログラムに従
って動作するように構成されていてもよい（請求項
８）。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （Ａ）第１実施形態の説明 図１は本発明の第１実施形態としてのパケットプロセッ
サの構成を示すブロック図で、この図１に示すパケット
プロセッサ１も、例えば図１８により前述したパケット
中継装置１００のパケット受信処理部１０１に適用され
て、ＬＡＮ１０４からの受信パケットに対してヘッダチ
ェックサムの計算や宛先情報の書き換えなどの所定のパ
ケット処理を施すもので、その要部の構成に着目する
と、外部バスインタフェース１１，外部バスバッファ１
２，使用レジスタ切り替え用のセレクタ１３ａ，１３ｂ
が隣接して設けられた汎用レジスタ１３（例えば、ｒ０
〜ｒ１５の１６個から成る），汎用演算器１４，プログ
ラム・カウンタ１５，フラグ・レジスタ１６，フィール
ド抽出・書き込み器１７，プログラム・カウンタ１８お
よび制御部１９をそなえて構成されている。なお、この
図１において、符号２は、図１８や図１９に示すものと
同様、受信パケットをパケット処理のために一時的に記
憶しておくためのメモリを表わし、符号１１４はパケッ
トプロセッサ１とメモリ２とを接続するバス（データ転
送路）を表わす。
【００２５】ここで、外部バスインタフェース１１，外
部バスバッファ１２，汎用演算器１４，プログラム・カ
ウンタ１５及びフラグ・レジスタ１６は、それぞれ、図
１９により前述したものと同様の機能を有するものであ
るので、ここでは、その詳細な説明については省略し、
本実施形態の要部であるこれら以外の構成要素を中心に
説明を行なう。
【００２６】まず、汎用レジスタ（ｒ０〜ｒ１５）１３
は、基本的に、パケットデータを格納するためのもので
あるが、本実施形態では、プロセッサ１内で扱う基本デ
ータ単位であるワードに関して、１ワードが３２ビット
のアーキテクチャを有するものとし、例えば、最低限必
要なビット長（３２ビット）を５ビット分拡張した３７
ビットとし、３２ビット分をコア(Core)部１３２，５ビ
ット分をエクステンション(Extension)部１３１とし
て、エクステンション部１３１は、フィールド抽出・書
き込み命令のみで使用し、その他の命令については、３
２ビットのレジスタとしてコア部１３２を使用するよう
になっている。
【００２７】具体的に、本実施形態では、フィールド抽
出・書き込み命令（コード）を、後述するように、抽出
あるいは書き込み対象の特定フィールドの汎用レジスタ
１３におけるビット位置を表わす「抽出・書き込みビッ
トパターン」と、そのフィールドの汎用レジスタ１３に
おける「ビット回転量」（以下、単に「回転量」とい
う）との組で指定するため、上記の汎用レジスタ１３の
エクステンション部１３１へ「回転量」が格納され、コ
ア部１３２へ「抽出・書き込みビットパターン」が格納
されるようになっている。
【００２８】なお、「フィールドの回転」とは、フィー
ルドの最上位ビット（ＭＳＢ）側を、指定された回転量
（ビット）分だけ順番に、最下位ビット（ＬＳＢ）側を
ＭＳＢ側（左側）に移動させながらＬＳＢ側に移動、あ
るいは、逆に、フィールドのＬＳＢ側を、指定された回
転量（ビット）分だけ順番に、ＭＳＢ側をＬＳＢ側（右
側）に移動させながらＭＳＢ側に移動させる操作を表わ
し、前者を「左回転」、後者を「右回転」という。
【００２９】つまり、上述した本実施形態の汎用レジス
タ１３は、フィールドの「回転量」と「フィールド抽出
・書き込みビットパターン」とを組にした命令を保持す
る命令保持部としても機能し、しかも、上記の命令とパ
ケットデータとを保持しうる複合レジスタとして構成さ
れているのである。このようにすることで、別々のレジ
スタ名などを命令中で指定して「回転量」と「抽出・書
き込みビットパターン」とを指示するよりも、１つのレ
ジスタ名を指定すれば済むので、命令長を短くすること
ができ、命令を保持するのに必要な記憶容量（例えば、
命令をメモリ２に保持するならメモリ２の記憶容量）を
節約することができる。特に、基本命令アーキテクチャ
を全ての命令ビット長が同じである固定命令長とする場
合、命令長を短くすることはコード効率の点から重要で
ある。本実施形態においても、パケットプロセッサ１の
命令アーキテクチャは固定命令長とする（詳細について
は後述する）。
【００３０】次に、フィールド抽出・書き込み器（フィ
ールド抽出・書き込み専用回路）１７は、制御部１９か
らのフィールド抽出・書き込み処理用の命令シーケンス
に従って、汎用レジスタ１３からパケットデータの特定
フィールド〔例えば、ＩＰアドレスやＴＴＬ(Time To L
ive)〕を汎用演算器１４による演算対象フィールドとし
て抽出する専用のフィールド抽出回路としての機能と、
その特定フィールドに対する汎用演算器１４による演算
処理結果を元の特定フィールドの情報として汎用レジス
タ１３に書き込む専用のフィールド書き込み回路として
の機能とを兼ね備えた（共通化した）もので、本実施形
態では、前記の「回転量」と「抽出・書き込みビットパ
ターン」とを用いた論理演算〔論理積（ＡＮＤ），論理
和（ＯＲ），論理否定（ＮＯＴ），回転など〕を実行す
ることにより、この機能が実現されている。
【００３１】このため、フィールド抽出・書き込み器１
７は、図５〜図７にて後述するように、論理積（ＡＮ
Ｄ）回路１７−１，１７−４，１７−６，論理和（Ｏ
Ｒ）回路１７−７，１７−８，論理否定（ＮＯＴ）回路
１７−３，右回転器１７−２，左回転器１７−５などを
内蔵している。なお、本フィールド抽出・書き込み器１
７は、演算対象の特定フィールド〔例えば、ＩＰアドレ
ス（ＳＡ，ＤＡ）やＴＴＬフィールド〕毎に別々の回路
で構築されているのではなく、装置設計者などが記述し
た命令に従って、任意のフィールドを抽出し書き込むこ
とができる柔軟性をもった、演算対象の各フィールドに
共通の演算器として構成されている。また、上記のフィ
ールド抽出・書き込み処理用のプログラムは、メモリ２
や専用の外部メモリ（図示省略）に予め格納されている
ものとする。
【００３２】さらに、プログラム・カウンタ１８は、現
在、フィールド抽出・書き込み器１７が実行している命
令のプログラム内の位置を保持するためのもので、汎用
演算器１４用のプログラム・カウンタ１５と同様に、１
命令を実行する毎にそのカウント値が順次インクリメン
トされるようになっている。そして、制御部１９は、上
記のプログラム（命令コード）を順次読み出し、その命
令コードを命令デコーダ１９１によってデコードするこ
とによって、汎用演算器１４及びフィールド抽出・書き
込み器１７に与えるべき命令を生成するためのものであ
る。
【００３３】以下、上述のごとく構成された本実施形態
のパケットプロセッサ１の動作原理について、図２〜図
７を用いて詳述する。なお、これらの図２〜図７におい
て、「０−０」と付記している部分は連続した０のビッ
ト列、「１−１」と付記している部分は連続した１のビ
ット列、「０／１」と付記している部分はそのビット位
置の値が０または１の任意の値であることをそれぞれ示
すものとする。
【００３４】まず、フィールド抽出・書き込み器１７
は、汎用レジスタ１３に格納したパケットデータから、
制御部１９（命令デコーダ１９１）からの命令に従っ
て、任意に様々な位置，様々な長さの特定フィールドの
みを、汎用演算器１４での演算対象のフィールドとし
て、その特定フィールドには含まれない他のデータとは
区別して、該当汎用レジスタ（ソースレジスタ）ｒｉ
（ｉ＝０〜１５）から抽出し、そのフィールドを命令で
指定されたレジスタ（デスティネーションレジスタ）ｒ
ｊ（ただし、ｊ＝０〜１５でｊ≠ｉ）へ書き込む。
【００３５】一方、汎用演算器１４での演算によって更
新処理を施したフィールド（演算処理結果）について
は、フィールド抽出・書き込み器１７は、そのフィール
ドに含まれない他のデータと更新前のフィールドとが混
在している元の汎用レジスタ（ソースレジスタ）ｒｉ
へ、他のデータに影響を与えない（上書きしない）よう
に書き込む。つまり、フィールド抽出・書き込み器１７
は、演算対象以外の他のデータと演算対象のフィールド
とが、１つの汎用レジスタ１３に統合された形で更新さ
れるように書き込み処理を行なう。
【００３６】ここで、フィールド抽出・書き込み器１７
が、汎用レジスタ１３に対して任意の特定フィールドを
抽出したり書き込むためには、対象とするフィールドの
長さ，位置及び抽出したフィールドを作業領域となるレ
ジスタ（デスティネーションレジスタ）ｒｉのどの位置
に書き込むかという情報を指定する必要があり、本実施
形態では、これを「抽出・書き込みビットパターン」と
「回転量」とを指定した命令を用いることで、特定フィ
ールドの抽出・書き込み処理をパケットプロセッサ１へ
指示する。
【００３７】ただし、このとき、対象フィールドには、
１つのレジスタｒｉに格納されている場合（図２０に示
すＴＴＬなど）と、複数のレジスタｒｉに跨って格納さ
れている場合（図２０に示すＩＰアドレスなど）がある
が、対象フィールドが後者の場合は、複数のレジスタｒ
ｉに跨っていてもセットで処理されるべきなので、抽出
したフィールドは１つのデスティネーションレジスタｒ
ｉに書き込む必要がある。
【００３８】このため、フィールド抽出処理に関して
は、例えば図２に示すように、対象フィールド２１でデ
スティネーションレジスタｒｉ（図２では、レジスタｒ
６）の内容を置き換え、そのデスティネーションレジス
タｒ６内の対象フィールド２１以外のビットを「０」に
するケース（以下、置き換えケースという）と、図３に
示すように、抽出済の対象フィールド２１には変更を加
えずに、後に抽出される、抽出済みの対象フィールド２
１とセットで処理されるべき対象フィールド２２を同じ
レジスタｒ６に追加するケース（追加ケースという）と
が存在する。
【００３９】従って、フィールド抽出・書き込み器１７
は、これらの２種のケースに対応する必要があり、本実
施形態では、それぞれに専用の命令を設けることで、処
理ケースを判別して、それぞれに対応する動作（抽出処
理）を実行する。例えば、前者の置き換えケースを実行
する命令を受けた場合、フィールド抽出・書き込み器１
７は、対象フィールド２１を含むレジスタｒ１内のデー
タと、対象フィールド位置（領域）をビット“１”で表
わした「抽出・書き込みビットパターン」と、５ビット
（値０〜３１）で指定される「回転量」（図２では値
４）とをレジスタｒ１から読み込み、まず、「抽出・書
き込みビットパターン」を基にレジスタｒ１から対象フ
ィールド２１を抽出する。
【００４０】具体的には、フィールド抽出・書き込み器
１７は、図５に模式的に示すように、対象フィールド２
１（１０ビット）が含まれているレジスタｒ１の内容
と、そのレジスタｒ１内の対象フィールド位置（１０ビ
ット）をビット“１”で示した「抽出・書き込みビット
パターン」との論理積（ＡＮＤ）をＡＮＤ回路１７−１
でとることで、対象フィールド２１以外の領域を全てビ
ット“０”にして対象フィールド２１を抽出する。
【００４１】次いで、フィールド抽出・書き込み器１７
は、抽出した対象フィールド２１を、レジスタｒ１の拡
張部１３１に格納されている命令で指定された回転量
（値４）分だけ、右回転器１７−２によって右（ＬＳＢ
向き）回転させて対象フィールド２１の位置をずらし、
その対象フィールド２１を命令で指定されるデスティネ
ーションレジスタｒ６へ書き込む。
【００４２】一方、後者の追加ケースを実行するための
命令を受けた場合、フィールド抽出・書き込み器１７
は、図６に模式的に示すように、上述した置き換えケー
スの場合と同様にして対象フィールド２２を抽出しその
位置をずらした後、その出力と抽出済みのフィールド２
１を格納したデスティネーションレジスタｒ６の内容と
の論理和（ＯＲ）を論理和（ＯＲ）回路１７−８でと
り、その結果をデスティネーションレジスタｒ６に書き
込むことで、対象フィールド２２をデスティネーション
レジスタｒ６へ追加する。
【００４３】ここで、抽出済みの対象フィールド２１を
格納したデスティネーションレジスタｒ６において、対
象フィールド２２を格納するビット位置の値は、図６に
示すように対象フィールド２１を抽出する段階（ＡＮＤ
回路１７−１）で“０”としており、抽出済みの対象フ
ィールド２１と、これから抽出しようとする対象フィー
ルド２２のデスティネーションレジスタｒ６内でのビッ
ト位置とが重ならない限り、上述の論理和を実行するだ
けで、対象フィールド２２を所望のビット位置に正確に
追加することができる。
【００４４】なお、デスティネーションレジスタｒ６内
でのビット位置が重ならないことは、命令記述者が命令
中でビット位置が重ならないように指定することによっ
て実現すればよい。また、図５，図６においては、命令
実行中の状態が分かるように処理途中の値を逐一表記し
たが、図５，図６の処理手順より、その状態を一時的に
記憶する回路を特に設けなくても、組み合わせ回路のみ
で抽出処理は実行できる。従って、プロセッサ１内に構
築するフィールド抽出・書き込み器１７は、上記の抽出
処理、つまり、抽出命令を上述の処理方式で高速に実行
することができる。
【００４５】次に、フィールド書き込み処理において
は、フィールド抽出・書き込み器１７は、例えば図４に
模式的に示すように、命令で指定される、対象フィール
ド２２（２１）を含むレジスタｒ６内のデータと「抽出
・書き込みビットパターン」と「回転量」とを読み込
み、「抽出・書き込みビットパターン」と「回転量」と
に基づいて、レジスタｒ２（ｒ１）（この場合は、抽出
処理時とは逆にデスティネーションレジスタとなる）に
おいて対象フィールド２２（２１）以外のデータが書き
換わらないように、レジスタｒ６（抽出処理時とは逆に
ソースレジスタとなる）における更新後の対象フィール
ド２２（２１）をデスティネーションレジスタｒ２（ｒ
１）に書き込む。
【００４６】この際、フィールド抽出・書き込み器１７
は、対象フィールド２２（２１）を抽出したときと同じ
レジスタｒ２（ｒ１）を参照することで、対象フィール
ド２２（２１）を抽出したときと同じ「抽出・書き込み
ビットパターン」及び「回転量」を読み込み、これに基
づいて対象フィールド２２（２１）を元のレジスタｒ２
（ｒ１）の元のビット位置に書き込む。
【００４７】例えば、フィールド抽出・書き込み器１７
は、図７に示すように、未更新のフィールドが含まれて
いるデスティネーションレジスタｒ２の内容と、「抽出
・書き込みビットパターン」のＮＯＴ回路１７−３によ
る論理否定（ＮＯＴ）との論理積をＡＮＤ回路１７−４
でとり、デスティネーションレジスタｒ２における更新
対象フィールドの６ビット分を全て「０」にする。
【００４８】この一方で、フィールド抽出・書き込み器
１７は、対象フィールド２２を格納したソースレジスタ
ｒ６のビット位置を、命令実行後のデスティネーション
レジスタｒ２における元のビット位置までずらすため
に、ソースレジスタｒ６の内容に、上述した抽出処理時
とは逆回転の左（ＭＳＢ向き）回転を左回転器１７−５
によって施して、２ビット分だけＭＳＢ側にソースレジ
スタｒ６の内容をずらし、その結果と「抽出・書き込み
ビットパターン」との論理積をＡＮＤ回路１７−６でと
って、対象フィールド２２のみを抽出する。
【００４９】そして、フィールド抽出・書き込み器１７
は、このようにして抽出した対象フィールド２２と、Ａ
ＮＤ回路１７−４により得られた、更新対象のフィール
ド以外のビットが“０”となっているデスティネーショ
ンレジスタｒ２の内容との論理和をＯＲ回路１７−７で
とり、その出力をデスティネーションレジスタｒ２へ書
き込む。この結果、デスティネーションレジスタｒ２の
更新対象のフィールドのみがソースレジスタｒ６の内容
（対象フィールド２２）で更新されることになる。
【００５０】なお、図７においても、命令実行中の状態
が分かるように処理中途の値を逐一表記したが、図７に
示す処理手順により、上記の状態を一時的に記憶する回
路を特に設けなくても、組み合わせ回路のみで上述した
書き込み処理は実行することができる。従って、プロセ
ッサ１内に構築するフィールド抽出・書き込み器１７
は、上記の書き込み処理、つまり、書き込み命令を上述
の処理方式で高速に実行することができる。
【００５１】次に、本実施形態のパケットプロセッサ１
が実行するパケット処理の具体例として、ＴＴＬ(Time
To Live)の減算処理を実行する手順について、図８〜図
１０を用いて説明する。なお、ＴＴＬの減算処理とは、
ＩＰヘッダ内のＴＴＬフィールド内の値を減らす処理
で、例えば、パケット中継装置１００を通過する度にそ
のパケット中継装置１００において１つ値が減らされ、
減算した結果が０になったパケットについては、パケッ
トが網構成の誤りなどによって永遠に中継され続けない
ように該当パケットは廃棄される。
【００５２】また、図８は本パケットプロセッサ１に適
用される命令セット（命令の種類）の一例を示す図であ
り、図９は本パケットプロセッサ１がパケット処理（Ｔ
ＴＬの減算処理）を実行するときの命令手順を図８に示
す命令セットを用いて記述した例を示す図であり、図１
０は本パケットプロセッサ動作中の汎用レジスタ１３の
データ内容例を示す図である。
【００５３】まず、本実施形態のパケットプロセッサ１
の命令アーキテクチャについて説明する。本実施形態に
おいて、命令を記述するときに用いる命令フォーマット
に関しては、図９中に示すように、「ＳＵＢ」（減算命
令），「ＭＯＶＥ」（データ転送命令）等で表現する命
令ニモニック（図８参照）の前に必ず条件コード（ＡＬ
等；後述）が付くフォーマットとし、この条件コードと
直前の命令の演算結果に関する評価が一致すれば、パケ
ットプロセッサ１は、該当する命令を実行する。
【００５４】例えば、パケットプロセッサ１が実行した
直前の命令の演算結果が０で、パケットプロセッサ１が
現在実行しようとしている命令の条件コードが「ＺＥ
（Zero;０と等しい）」ならば、パケットプロセッサ１
は、条件コードが「ＺＥ」の命令を実行し、それ以外な
らば、条件コード「ＺＥ」の命令を実行せずに、クロッ
クのみを消費する。
【００５５】ここで、条件コードとしては、このＺＥ
（Zero;０と等しい）以外に、例えば、ＮＶ(Never;常に
実行しない)，ＡＬ(Always;常に実行)，ＮＺ(Not Zero;
０と等しくない)，ＧＴ(Greater Than;０よりも大き
い)，ＧＥ(Greater Equal;０以上)，ＬＴ(Less Than;０
よりも小さい)，ＬＥ(Less Equal;０以下)，ＣＳ(Carry
Set;桁上がり)，ＣＣ(Carry Clear;桁上がりなし)等が
あり、直前の演算結果に対しこれらの条件コードの評価
が可能な数のフラグが前記のフラグ・レジスタ１６に格
納されている。このフラグ・レジスタ１６には演算結果
のキャリー（桁上がり）を保持するキャリー・フラグも
存在する。
【００５６】そして、演算命令の基本フォーマットは、
３つのオペランドをもつときは、「条件コード 命令ニ
モニック デスティネーション・オペランド ソース・
オペランド１ ソース・オペランド２」となり、２つの
オペランドをもつときは、「条件コード 命令ニモニッ
ク デスティネーション・オペランド ソース・オペラ
ンド１」とする。また、レジスタ名ではなく、命令中に
値そのものを埋め込んで記述する即値は、例えば、値０
ならば「＄０」ように表記する。
【００５７】このような命令アーキテクチャを基本とし
て、本実施形態では、フィールド抽出（置き換え）命令
を「条件コード ＬＤＰＴＲ デスティネーションレジ
スタソースレジスタ１ ソースレジスタ２」、フィール
ド抽出（追加）命令を「条件コード ＬＤＰＴＯ デス
ティネーションレジスタ ソースレジスタ１ ソースレ
ジスタ２」、フィールド書き込み命令を「条件コード
ＳＴＰＴ デスティネーションレジスタ ソースレジス
タ１ ソースレジスタ２」とする。
【００５８】そして、命令記述者は、フィールド抽出命
令なら、「デスティネーションレジスタ」に抽出した対
象フィールドを格納するレジスタ名を指定し、「ソース
レジスタ１」に、抽出対象フィールドを格納したレジス
タ名を指定し、「ソースレジスタ２」に、前記の「回転
量」及び「抽出・書き込みビットパターン」を格納する
レジスタ名を指定する。
【００５９】同様に、フィールド書き込み命令なら、
「デスティネーションレジスタ」に更新対象フィールド
を格納するレジスタ名を指定し、「ソースレジスタ２」
に「回転量」及び「抽出・書き込みビットパターン」を
格納するレジスタ名を指定する。このようなフィールド
抽出・書き込み命令に則して、パケットプロセッサ１
（フィールド抽出・書き込み器１７）は、フィールド抽
出・書き込み処理を実行する。
【００６０】なお、パケットプロセッサ１がメモリ２な
どから読み出す命令手順は、例えば、パケット中継装置
の設計者が記述し、メモリ２などに格納する。そして、
例えば、装置の電源投入時にメモリ２などが命令手順を
パケットプロセッサ１に与え、パケットプロセッサ１
が、その命令手順の各命令を命令デコーダ１９１によっ
てデコードした結果を制御部１９で保持する。これによ
り、パケットプロセッサ１が、パケット処理中に、命令
の読み込みなどでクロックを消費することはなく、パケ
ットプロセッサ１は、図８に示す各命令を一定クロック
数の１クロックで実行する。
【００６１】次に、上述したような命令アーキテクチャ
を有するパケットプロセッサ１による実際のＴＴＬの減
算処理について説明する。まず、パケットプロセッサ１
は、図９に示す命令手順を実行する前に、パケットのヘ
ッダ部分を、制御部１９からのデータ転送命令などによ
って、図１０に示すように、メモリ２から汎用レジスタ
１３（ｒ０〜ｒ８）へ格納する。また、これとともに、
ＴＴＬフィールドを抽出するための「回転量」及び「フ
ィールド抽出・書き込みビットパターン」を例えば汎用
レジスタｒ１４へ格納する。なお、これらの格納動作
は、命令記述者が、メモリ２からのデータ転送命令や命
令中に埋め込んだ値（即値）を汎用レジスタ１３へロー
ドする命令などによって、パケットプロセッサ１へ指示
することで実行される。
【００６２】そして、パケットプロセッサ１は、フィー
ルド抽出書き込み器１７が、例えば、図９中に示すフィ
ールド抽出・書き込みシーケンスの実行サイクル“ｍ＋
２”（プログラム・カウンタ１８でカウントされてい
る）の命令（抽出命令「AL LDPTR r15 r5 r14」）に従
って動作することにより、汎用レジスタ（ソースレジス
タ）ｒ５から汎用レジスタ（デスティネーションレジス
タ）ｒ１５へＴＴＬフィールドを抽出する。
【００６３】今、この抽出命令は「置き換え」（ＬＤＰ
ＴＲ）なので、フィールド抽出・書き込み器１７は、図
５にて前述した動作原理により、図１０中に示すよう
に、汎用レジスタｒ１５の対象フィールドを除く上位ビ
ット側を“０”とする。一方、この抽出処理のとき、汎
用演算器１４は、図９中に示すように、「別の処理１」
を実行している。そして、次に、汎用演算器１４は、上
述のごとくフィールド抽出・書き込み器１７によって抽
出されたＴＴＬフィールドの値を、図９中に示す汎用演
算器１４の命令シーケンスにおける実行サイクル“ｎ＋
３”（プログラム・カウンタ１５でカウントされてい
る）の命令（減算命令「AL SUB r15 r15 $1」）に従っ
て、“１”だけ減算する。
【００６４】この更新処理を受けて、フィールド抽出・
書き込み器１７は、汎用レジスタｒ１５のＴＴＬの値を
図９中に示す実行サイクル“ｍ＋４”の命令（書き込み
命令「AL STPT r5 r15 r14」）に従って、図７により前
述した動作原理（フィールド書き込み処理）を実行し
て、汎用レジスタｒ５のＴＴＬフィールドの値のみを更
新する。なお、このとき、汎用演算器１４は「別の処理
２」を実行している。また、図９では、「別の処理
１」，「別の処理２」についての命令を明記していない
が、ＴＴＬの減算処理とは直接関係がない別のパケット
処理を実行していることを表わしているものとする。
【００６５】つまり、本パケットプロセッサ１は、汎用
演算器１４とフィールド抽出・書き込み器１７を別個の
回路として設け、それぞれについて専用のプログラム・
カウンタ１５，１８とデータパス（配線）とを設け、命
令記述者がそれぞれに専用の命令を個別に指定すること
によって、フィールド抽出・書き込み処理とこの処理以
外の別の処理とをパラレルに実行することができるので
ある。
【００６６】なお、このように「フィールド抽出・書き
込み処理」と「別の処理」とをパラレル実行する場合、
汎用レジスタ１３に対する書き込みの競合が発生する可
能性があるが、各命令の実行クロック数を、例えば、１
クロックとし、命令記述者が各命令のタイミングを把握
可能にしておけば、命令記述者が競合を回避するように
命令を事前に記述することが可能であり、競合を調停す
る機構は不要となる。
【００６７】従って、この場合、前記のセレクタ１３
ａ，１３ｂ（図１参照）は、例えば、制御部１９や汎用
演算器１４，フィールド抽出・書き込み器１７から受け
取る書き込み対象の汎用レジスタｒｉを選択するための
各選択信号を、単純に、汎用演算器１４，フィールド抽
出・書き込み器１７の順に選択し、それに従って、汎用
レジスタｒｉを選択すればよいことになる。
【００６８】ただし、勿論、上述の競合を独自に判断し
て回避する特別な回路（調停回路）をパケットプロセッ
サ１内に設けて、処理結果が変わらない範囲で、命令の
順序やタイミングを変更できるようにしてもよい。この
ようにすれば、回路規模は増大するが、上述のごとく命
令記述者が競合を回避するように命令を記述する必要が
無いので、命令記述者の負担を軽減することが可能であ
る。
【００６９】以上のように、本実施形態のパケットプロ
セッサ１によれば、汎用演算器１４とフィールド抽出・
書き込み器１７とを別個の回路として設け、これらの汎
用演算器１４とフィールド抽出・書き込み器１７とが、
個別のプログラム・カウンタ１５，１８、即ち、それぞ
れに専用の命令手順（個別プログラム）に従って独立し
て（パラレルに）動作するので、従来のように汎用演算
器１４がフィールドのシフト演算や対象フィールド以外
を０にするマスク処理などを行なう必要が無く、パケッ
ト処理に必要なクロック数を削減することができる。従
って、汎用演算器１４による汎用演算とフィールド抽出
・書き込み処理とを極めて高速に実行することができ、
結果として、パケット処理の処理速度が飛躍的に向上す
る。
【００７０】なお、上述したのはパケット処理のアプリ
ケーションの１つであるＴＴＬの減算処理の実行例であ
るが、勿論、他のパケット処理（ＴＴＬフィールド以外
のフィールド）についても、それに応じて命令手順を変
更して、上記と同様のフィールド抽出，更新，フィール
ド書き込み処理をパケットプロセッサ１が実行すること
によって、同様にして実行することが可能である。
【００７１】つまり、本実施形態のパケットプロセッサ
１は、命令手順を変更して、フィールド抽出・書き込み
器１７をプログラマブルに駆動することによって、様々
なパケット処理に対応することができるという、命令特
有の高い柔軟性も有しているのである。従って、パケッ
ト処理の高速化を図りながら、プロトコルの改訂やネッ
トワークとして提供するサービス機能向上のための機能
変更に対しても容易に対応することができる。即ち、こ
の高い柔軟性と高速処理性能とを兼ね備えたパケットプ
ロセッサ１が実現される。
【００７２】また、上述したフィールド抽出・書き込み
器１７は、フィールド抽出回路としての機能と、フィー
ルド書き込み回路としての機能とを兼ね備えている（共
通化している）ので、これらの回路を個別にそなえる場
合に比して、その回路規模が大幅に削減されており、こ
の結果、パケットプロセッサ１の回路規模削減にも大き
く寄与している。
【００７３】なお、上述した実施形態では、フィールド
抽出・書き込み処理に必要な「回転量」と「抽出・書き
込みビットパターン」の両方を、汎用レジスタ１３を拡
張することによって指定しているが、両者を別個のレジ
スタを用いて指定したり、レジスタ名ではなく命令内に
値そのものを埋め込んだりする方法によっても、同様に
フィールド抽出・書き込み処理を高速に実行することが
できる。
【００７４】また、命令手順をパケットプロセッサ１に
与え、それを保持する方法としては、上述した方法以外
に、例えば、命令のデコード結果を外部から与える方法
やメモリ２以外の外部の専用メモリに保持する方法など
も考えられる。いずれの方法にしても、汎用演算器１４
がフィールド更新処理する事を考慮して、フィールド抽
出・書き込み命令の実行タイミングを、命令記述者また
はコンパイラなどの外部ソフトウェアもしくはパケット
プロセッサ１内に別途設けた命令スケジューリング回路
などによって、適切にスケジューリングすることができ
れば、上述した実施形態と同様のパケット処理（フィー
ルド抽出・書き込み処理）を実行することができる。
【００７５】（Ｂ）第２実施形態の説明 図１１は本発明の第２実施形態としてのパケットプロセ
ッサの構成を示すブロック図で、この図１１に示すパケ
ットプロセッサ１Ａは、図１により前述したパケットプ
ロセッサ１と同様にフィールド抽出・書き込み器１７を
汎用演算器１４とは別の回路として具備する一方、プロ
グラム・カウンタ１５を汎用演算器１４とフィールド抽
出・書き込み器１７に共通とするとともに、汎用演算器
１４およびフィールド抽出・書き込み器１７の入力側お
よび出力側にそれぞれセレクタ２３，２４を設け、且
つ、プログラム・カウンタ１５の出力側にセレクタ２５
を設けた構成になっている。なお、この図１１におい
て、符号３は、検索メモリを表わし、その機能について
は後述する。また、この図１１において、図１中に示す
符号と同一符号を付したものは、それぞれ、図１により
前述したものと同様のものを表わすものとする。
【００７６】ここで、上記のセレクタ２３は、汎用演算
器１４およびフィールド抽出・書き込み器１７への入力
のいずれか一方を選択するためのものであり、セレクタ
２４は、汎用演算器１４およびフィールド抽出・書き込
み器１７の各出力のいずれか一方を選択するものであ
り、セレクタ２５は、プログラム・カウンタ１５の出力
（カウント値）を汎用演算器１４およびフィールド抽出
・書き込み器１７のいずれか一方へ選択的に出力するた
めのもので、いずれも、汎用演算器１４およびフィール
ド抽出・書き込み器１７のいずれか一方の入出力が選択
されるように、それぞれの選択が切り替えられるように
なっている。
【００７７】つまり、本第２実施形態のパケットプロセ
ッサ１Ａは、汎用演算器１４およびフィールド抽出・書
き込み器１７がそれぞれ実行する汎用演算処理およびフ
ィールド抽出・書き込み処理を、例えば図１２に示すよ
うに、それぞれに共通のプログラム（命令シーケンス）
に従って動作するようになっているのである。このよう
にすると、汎用演算処理とフィールド抽出・書き込み処
理とをパラレルに実行することができず、両処理をシー
ケンシャルに実行することになるが、汎用演算器１４の
みを使用して、シフト演算やマスク処理などのいくつか
の処理（命令）に分けて実行するよりも、パケットプロ
セッサ１Ａはフィールド抽出・書き込み処理を高速に実
行することができ、結果として、パケット処理を高速化
することができる。また、プログラムカウンタ１５及び
パケットプロセッサ１Ａ内のデータパス、特に、ビット
幅及び数量が多い汎用レジスタ１３からのデータパスを
パケットプロセッサ１Ａ内で引き回す量が削減されるの
で、その分、回路規模を縮小することができる。
【００７８】以下、本第２実施形態のパケットプロセッ
サ１Ａによるパケット処理の具体例として、パケット処
理のアプリケーションの１つであるＩＰアドレスのＤＡ
(Destination Address)の抽出・検索処理の実行手順に
ついて、図１２及び図１３を用いて説明する。なお、Ｉ
ＰアドレスのＤＡの抽出・検索処理は、ＩＰアドレスの
ＤＡをパケットヘッダから抽出し、そのＤＡを基に検索
メモリ３に格納されているルーティングテーブル（図示
省略）を検索することによって、受信パケットの送出イ
ンタフェース（ポート番号）などの検索結果を得る処理
である。ここで、検索メモリ３としては、高速な検索処
理を実現するため、ＣＡＭ(Content Addressable Memor
y)と呼ばれるメモリデバイスを適用するのが好ましい。
【００７９】このＣＡＭ３は、ＣＡＭ３が指定するレジ
スタなどの記憶領域に検索キーとなる抽出内容（ＤＡ）
を格納することによって、その検索キーに対する検索結
果〔例えば、ルーティングテーブルから得られた、イー
サネットヘッダ内の宛先ＭＡＣ（Media Access Contro
l）アドレス〕を一定クロック数後に出力するデバイス
で、このＣＡＭ３から出力される検索結果を受けて、パ
ケットプロセッサ１Ａは、イーサネットヘッダ内の宛先
ＭＡＣアドレスを更新することになる。
【００８０】まず、パケットプロセッサ１Ａは、図１２
に示す命令シーケンスを実行する前に、例えば、メモリ
２からのデータ転送命令（制御部１９の命令デコーダ１
９１によってデコードされる）などによって、パケット
のヘッダ部分をメモリ２から外部バスバッファ１２を介
して汎用レジスタｒ０〜ｒ８（図１３参照）へ格納す
る。
【００８１】一方、パケットプロセッサ１Ａは、汎用レ
ジスタｒ０〜ｒ８に格納されたパケットヘッダデータか
らＤＡフィールドを抽出するための「回転量」及び「フ
ィールド抽出・ビットパターン」を汎用レジスタｒ０〜
ｒ８以外の汎用レジスタｒｉに格納する。ここで、ＤＡ
フィールドは、図１３に示すように、汎用レジスタｒ７
と汎用レジスタｒ８とに跨って格納されているので、こ
れを抽出するためには、２組（「置き換えケース」用と
「追加ケース」用）の「回転量」及び「フィールド抽出
・書き込みビットパターン」が必要であり、本実施形態
では、これら２組の「回転量」及び「フィールド抽出・
ビットパターン」を例えば図１３中に示すように汎用レ
ジスタｒ１２，ｒ１３へそれぞれ格納する。この格納
は、例えば、命令記述者が、メモリ２からのデータ転送
命令や命令中に埋め込んだ値（即値）を汎用レジスタｒ
ｉへロードする命令などによってパケットプロセッサ１
Ａへ指示することで実行される。
【００８２】そして、パケットプロセッサ１Ａは、図１
２に示す命令シーケンスの実行サイクル“ｎ＋３”の命
令（抽出命令「AL LDPTR r15 r7 r12」）に従って、フ
ィールド抽出・書き込み器１７が、図１３中、汎用レジ
スタ（ソースレジスタ）ｒ７から汎用レジスタ（デステ
ィネーションレジスタ）ｒ１５へＤＡフィールドの上位
ビット側を抽出する。なお、これ以前の実行サイクル
“ｎ”〜“ｎ＋２”では、パケットプロセッサ１Ａは、
図１２に示すように、汎用演算器１４により、ＩＰアド
レスの抽出・検索処理とは直接関係のない「別の処理」
を実行している。
【００８３】ところで、ＤＡフィールドの上位ビット側
は汎用レジスタｒ７内では下位ビット側に位置している
ので、フィールド抽出・書き込み器１７は、汎用レジス
タｒ１２のエクステンション部１３１に格納されている
（右）回転量（値１６；ビット列１００００）分だけＤ
Ａフィールドのビット位置をずらす。このときの抽出命
令は「置き換え」なので、フィールド抽出・書き込み器
１７は、図５により前述した動作原理と同様にして、図
１３中、汎用レジスタｒ１５の上位ビット側にＤＡの上
位ビット側を格納し、下位ビットにビット０を詰める。
【００８４】次に、フィールド抽出・書き込み器１７
は、図１２に示す命令シーケンスの実行サイクル“ｎ＋
４”の命令（抽出命令「AL LDPTO r15 r8 r13」）に従
って、図１３中、汎用レジスタｒ８から汎用レジスタｒ
１５へＤＡフィールドの下位ビット側を抽出する。この
とき、ＤＡフィールドの下位ビット側は、汎用レジスタ
ｒ８内では上位ビット側に位置しているので、汎用レジ
スタｒ１３のエクステンション部１３１に格納されてい
る（右）回転量（値１６；ビット列１００００）分だけ
ＤＡフィールドのビット位置をずらす。
【００８５】このときの抽出命令は「追加」なので、フ
ィールド抽出・書き込み器１７は、汎用レジスタｒ１５
の既に格納したＤＡフィールドの上位ビット側のデータ
を壊さないように、ＤＡフィールドの下位ビット側を格
納する。具体的には、図６により前述した動作原理と同
様にして、既にＤＡフィールドの上位ビットを格納した
汎用レジスタｒ１５と、位置をずらし上位ビット側を０
としたＤＡの下位ビット側との論理和（ＯＲ）をとっ
て、その結果を汎用レジスタｒ１５へ格納する。
【００８６】上述のようにしてフィールド抽出・書き込
み器１７によるフィールド抽出処理が行なわれた後、パ
ケットプロセッサ１Ａは、図１２に示す命令シーケンス
“ｎ＋５”以降の命令に従って動作することで、汎用演
算器１４により、汎用レジスタｒ１５に抽出されたＤＡ
フィールドを、ＣＡＭ３が指定するレジスタ等の記憶領
域へ検索キーとして格納し、これによりＣＡＭ３から出
力される検索結果を汎用レジスタｒ１４へ格納する処理
を実行する。
【００８７】以上のようにして、図１２に示す一連の命
令シーケンスをパケットプロセッサ１Ａ内の汎用演算器
１４とフィールド抽出・書き込み器１７が実行すること
で、パケットプロセッサ１Ａは、パケットヘッダの特定
フィールドであるＩＰアドレス（ＤＡ）の抽出・検索処
理を実行することができる。なお、このＤＡについての
抽出・検索処理後の処理結果（更新後のＤＡ）の元の汎
用レジスタｒ７，ｒ８への書き戻しは、図７により前述
した動作原理と同様にして、フィールド抽出・書き込み
器１７によって実行される。
【００８８】以上のように、本第２実施形態のパケット
プロセッサ１Ａによれば、汎用演算器１４及びフィール
ド抽出・書き込み器１７が、同一命令シーケンス（それ
ぞれに専用の命令による処理手順を混在させて記述した
共通のプログラム）に従って動作するので、第１実施形
態のように汎用演算処理とフィールド抽出・書き込み処
理とをパラレルに実行することはできないものの、上述
したごとくパケットプロセッサ１Ａ内を引き回すデータ
パスの量を削減できるので、第１実施形態のパケットプ
ロセッサ１よりも回路規模を縮小することができる。
【００８９】（Ｃ）第３実施形態の説明 図１４は本発明の第３実施形態としてのパケットプロセ
ッサの構成を示すブロック図で、この図１４に示すパケ
ットプロセッサ１Ｂも、第２実施形態（図１１）にて上
述したパケットプロセッサ１Ａと同様に、フィールド抽
出・書き込み器１７を汎用演算器１４とは別の回路とし
て具備する一方、プログラム・カウンタ１５を汎用演算
器１４及びフィールド抽出・書き込み器１７に対して共
通とし、汎用演算器１４およびフィールド抽出・書き込
み器１７がそれぞれ実行する汎用演算処理およびフィー
ルド抽出・書き込み処理を同一プログラム（同一命令シ
ーケンス）に従って実行する構造を有している。なお、
この図１４においても、図１に示す符号と同一符号を付
したものは、図１により前述したものと同様のものを表
わし、その詳細な説明については省略する。
【００９０】ただし、本実施形態のパケットプロセッサ
１Ｂは、汎用演算器１４およびフィールド抽出・書き込
み器１７のデータ入力部および演算結果（データ）出力
部は個別にもち、汎用演算器１４及びフィールド抽出・
書き込み器１７と汎用レジスタ１３との間のデータパス
もそれぞれ個別にもつように設計されている。そして、
本パケットプロセッサ１Ｂは、例えば図１５に示すよう
に、１命令内にフィールド抽出・書き込み器１７に対す
る命令（ＬＤＰＴＲ，ＳＴＰＴなど）と汎用演算器１４
に対する命令（ＮＯＰ，ＳＵＢなど）とを混在させた命
令を同一実行サイクルで実行する。このため、命令記述
者は、１命令内にフィールド抽出・書き込み器１７に対
する命令と汎用演算器１４に対する命令とを混在させて
命令を記述する。
【００９１】このようにすることで、第１実施形態のパ
ケットプロセッサ１と同様に、フィールド抽出・書き込
み器１７が実行するフィールド抽出・書き込み処理と汎
用演算器１４が実行する処理とをパラレルに実行するこ
とが可能となる。この場合、第１実施形態の命令フォー
マット（図９参照）とは異なるが、図１５に示すよう
に、パケットプロセッサ１Ｂは、ＴＴＬの減算処理など
のパケット処理を、第１実施形態のパケットプロセッサ
１と同様に、高速に実行することができる。
【００９２】以上のように、本第３実施形態のパケット
プロセッサ１Ｂによれば、汎用演算器１４及びフィール
ド抽出・書き込み器１７が、１命令内にフィールド抽出
・書き込み器１７に対する命令と汎用演算器１４に対す
る命令とを混在させた命令による処理手順を記述した共
通プログラムに従って動作するので、第１実施形態と同
様に汎用演算処理とフィールド抽出・書き込み処理とを
パラレルに実行することができるとともに、その回路規
模も縮小することができる。従って、高い柔軟性と高速
処理性能とを兼ね備えたパケットプロセッサ１Ｂを小
型、且つ、安価に実現することができる。
【００９３】（Ｄ）第４実施形態の説明 上述したフィールド抽出・書き込み器１７は、その処理
内容から、前述したように、論理積（ＡＮＤ）回路１７
−１，１７−４，１７−６，論理和（ＯＲ）回路１７−
７，１７−８，論理否定（ＮＯＴ）回路１７−３，右回
転器１７−２，左回転器１７−５などを内蔵している
（図５〜図７参照）が、これらの回路は、図８の命令セ
ットテーブル中に示すように、通常、汎用演算器１４も
内蔵している。
【００９４】そこで、本第４実施形態では、これらの回
路群を共用する形、即ち、例えば図１６に示すように、
汎用演算器１４とフィールド抽出・書き込み器１７と
を、単一の汎用演算−フィールド抽出・書き込み器２６
として、パケットプロセッサ１Ｃ内に構築する。なお、
この図１６においても、図１中に示す符号と同一符号を
付したものは、それぞれ、図１により前述したものと同
様のものを表わし、その詳細な説明については省略す
る。
【００９５】これにより、汎用演算器１４とフィールド
抽出・書き込み器１７とを別個に設けるよりもパケット
プロセッサ１Ｃの回路規模を縮小することができる。た
だし、この場合、汎用演算器１４とフィールド抽出・書
き込み器１７とで一部の回路（構成要素）を共用するの
で、パケットプロセッサ１Ｃは、フィールド抽出・書き
込み処理と汎用演算処理とをパラレルに実行することは
できず、ＴＴＬの減算処理に関しても、例えば図１７に
示すように、フィールド抽出・書き込み命令と汎用演算
命令とを同一実行サイクルでシーケンシャルに実行する
ことになる。
【００９６】しかしながら、このようにフィールド抽出
・書き込み器１７を、汎用演算器１４の一部回路を共用
して、汎用演算−フィールド抽出・書き込み器２６とし
て実現したとしても、フィールド抽出・書き込み処理を
汎用演算器１４のみを使用して、シフト演算やマスク処
理などのいくつかの処理（命令）に分けて実行するより
も、パケットプロセッサ１Ｃは、高速にフィールド抽出
・書き込み処理を実行することができ、結果として、高
速にパケット処理を実行することができる。
【００９７】なお、図１７に示す命令シーケンスに基づ
くＴＴＬの減算処理の詳細については、第１実施形態と
同様であるので、ここでは、その詳細な説明は省略す
る。このように、本第４実施形態のパケットプロセッサ
１Ｃによれば、フィールド抽出・書き込み器１７を、汎
用演算器１４の一部回路を用いて実現した、汎用演算−
フィールド抽出・書き込み器２６をそなえ、この汎用演
算−フィールド抽出・書き込み器２６が、汎用演算器１
４及びフィールド抽出・書き込み器１７のそれぞれに専
用の命令による処理手順を混在させて記述した共通プロ
グラムに従って動作するので、高い柔軟性と高速処理性
能とを兼ね備えたパケットプロセッサ１Ｃを小型、且
つ、安価に実現することができる。
【００９８】（Ｅ）その他 なお、上述した各実施形態では、フィールド抽出・書き
込み器１７が、フィールド抽出回路としての機能とフィ
ールド書き込み回路としての機能とを兼ね備えている場
合について説明したが、本発明はこれに限定されず、こ
れらの回路を個別にそなえるようにしてもよい。
【００９９】また、上述した各実施形態では、説明の便
宜上、いずれも、１種類のパケット処理（ＴＴＬの減算
処理，ＩＰアドレスの抽出・検索処理）に着目した動作
について説明したが、勿論、複数種類のパケット処理に
対応できることはいうまでもない。例えば、第１，第３
及び第４実施形態では、ＩＰアドレスの抽出・検索処理
については述べなかったが、例えば、図１や図１４，図
１６において、検索メモリ（ＣＡＭ）３をそなえること
で、ＩＰアドレスの抽出・検索処理も第２実施形態と同
様に実行することができる。逆に、第２実施形態におい
ても、第１，第３及び第４実施形態と同様に、ＴＴＬの
減算処理を実行することができる。
【０１００】さらに、上述した命令アーキテクチャは、
あくまでも一例であり、適宜変更してもよい。また、パ
ケットフォーマットについても、必ずしも、上述したよ
うなイーサネットフォーマットである必要はなく、他の
既存フォーマットでも、上述した各実施形態と同様の作
用効果が得られる。そして、本発明は、上述した各実施
形態に限定されるものではなく、本発明の趣旨を逸脱し
ない範囲で、種種変形して実施することができる。
【０１０１】
【発明の効果】以上詳述したように、本発明のパケット
プロセッサによれば、命令に従って、専用の回路によ
り、汎用レジスタに保持されたパケットデータから特定
フィールドを抽出するとともに、その特定フィールドに
対する汎用演算器による演算処理結果を元の特定フィー
ルドの情報として汎用レジスタに書き込むので、汎用演
算器による処理対象となる特定フィールドの抽出・書き
込み処理を高速化することができ、これにより、命令に
よる高い柔軟性と高速処理性能とを兼ね備えたパケット
プロセッサを実現することができる（請求項１）。
【０１０２】ここで、上記のフィールド抽出回路とフィ
ールド書き込み回路とを、フィールド抽出・書き込み専
用回路として共通化すれば、パケットプロセッサの回路
規模を大幅に削減することができる（請求項２）。そし
て、この場合、本パケットプロセッサは、フィールド抽
出・書き込みビットパターンとフィールドの回転量とを
組にした命令を保持する命令保持部をそなえ、上記のフ
ィールド抽出・書き込み専用回路が、この命令保持部の
命令に従って、上記のフィールド抽出処理とフィールド
書き込み処理とを実施するように構成されていてもよ
い。このようにすれば、従来のように特定フィールドに
対するシフト演算やマスク処理を汎用演算器が行なう必
要が無いので、さらに、フィールド抽出・書き込み処理
を高速化することができる（請求項３）。
【０１０３】また、この場合、上記の命令保持部及び汎
用レジスタは、上記の命令とパケットデータとを保持し
うる複合レジスタとして構成されていてもよい。このよ
うにすれば、特定フィールドについての命令を個別のレ
ジスタに個別のレジスタ名などを用いて指定・保持させ
る必要がないので、命令長を短くすることができ、命令
の保持に必要な記憶容量を削減することができるととも
に、プログラム効率を向上することができる（請求項
４）。
【０１０４】さらに、上記の汎用演算器及びフィールド
抽出・書き込み専用回路は、それぞれに専用の命令によ
る処理手順を記述した個別プログラムに従って動作する
ように構成されていてもよい。このようにすれば、汎用
演算処理とフィールド抽出・書き込み処理とを完全にパ
ラレルに実行することができるので、パケット処理を飛
躍的に高速化することができる（請求項５）。
【０１０５】また、上記の汎用演算器及びフィールド抽
出・書き込み専用回路は、それぞれに専用の命令による
処理手順を混在させて記述した共通のプログラムに従っ
て動作するように構成されていてもよく、このようにす
れば、プログラムカウンタなど、個別に必要な回路数を
削減することができるので、本パケットプロセッサの回
路規模削減に大きく寄与する（請求項６）。
【０１０６】さらに、上記の汎用演算器及びフィールド
抽出・書き込み専用回路は、１命令内に上記フィールド
抽出・書き込み専用回路に対する命令と上記汎用演算器
に対する命令とを混在させた命令による処理手順を記述
した共通プログラムに従って動作するように構成されて
いてもよい。このようにすれば、個別に必要な回路数を
削減しながら、汎用演算処理とフィールド抽出・書き込
み処理とをパラレルに実行することができるので、パケ
ットプロセッサの高速化と小型化とを図ることができる
（請求項７）。
【０１０７】また、上記の汎用演算器とフィールド抽出
・書き込み専用回路とは、共通の演算回路として構成さ
れて、この演算回路が、上記の汎用演算器及びフィール
ド抽出・書き込み専用回路のそれぞれに専用の命令によ
る処理手順を混在させて記述した共通プログラムに従っ
て動作するように構成されていてもよい。このようにす
れば、パケット処理を高速化しながら、本パケットプロ
セッサをさらに小型化することができる（請求項８）。
【図面の簡単な説明】
【図１】本発明の第１実施形態としてのパケットプロセ
ッサの構成を示すブロック図である。
【図２】図１に示すパケットプロセッサのフィールド抽
出・書き込み器によるフィールド抽出（置き換え）動作
を説明するための図である。
【図３】図１に示すパケットプロセッサのフィールド抽
出・書き込み器によるフィールド抽出（追加）動作を説
明するための図である。
【図４】図１に示すパケットプロセッサのフィールド抽
出・書き込み器によるフィールド書き込み動作を説明す
るための図である。
【図５】図１に示すパケットプロセッサのフィールド抽
出・書き込み器によるフィールド抽出（置き換え）動作
の具体例を説明するための図である。
【図６】図１に示すパケットプロセッサのフィールド抽
出・書き込み器によるフィールド抽出（追加）動作の具
体例を説明するための図である。
【図７】図１に示すパケットプロセッサのフィールド抽
出・書き込み器によるフィールド書き込み動作の具体例
を説明するための図である。
【図８】図１に示すパケットプロセッサに適用される命
令セット（命令の種類）の一例を示す図である。
【図９】図１に示すパケットプロセッサがパケット処理
（ＴＴＬの減算処理）を実行するときの命令手順を図８
に示す命令セットを用いて記述した例を示す図である。
【図１０】図１に示すパケットプロセッサ動作中の汎用
レジスタのデータ内容例を示す図である。
【図１１】本発明の第２実施形態としてのパケットプロ
セッサの構成を示すブロック図である。
【図１２】図１１に示すパケットプロセッサがパケット
処理（ＩＰアドレスの抽出・検索処理）を実行するとき
の命令手順を図８に示す命令セットを用いて記述した例
を示す図である。
【図１３】図１１に示すパケットプロセッサ動作中の汎
用レジスタのデータ内容例を示す図である。
【図１４】本発明の第３実施形態としてのパケットプロ
セッサの構成を示すブロック図である。
【図１５】図１４に示すパケットプロセッサがパケット
処理（ＴＴＬの減算処理）を実行するときの命令手順を
図８に示す命令セットを用いて記述した例を示す図であ
る。
【図１６】本発明の第４実施形態としてのパケットプロ
セッサの構成を示すブロック図である。
【図１７】図１６に示すパケットプロセッサがパケット
処理（ＴＴＬの減算処理）を実行するときの命令手順を
図８に示す命令セットを用いて記述した例を示す図であ
る。
【図１８】パケット中継装置の一例を示すブロック図で
ある。
【図１９】図１８に示すパケット中継装置におけるメモ
リ及びパケットプロセッサに着目した部分の詳細構成を
示すブロック図である。
【図２０】パケットフォーマット（イーサネットフォー
マット）の一例を示す図である。
【符号の説明】
１，１Ａ〜１Ｃ パケットプロセッサ ２ メモリ ３ 検索メモリ（ＣＡＭ） １１ 外部バスインタフェース １２ 外部バスバッファ １３ 汎用レジスタ（命令保持部，複合レジスタ） １３ａ，１３ｂ，２３〜２５ セレクタ １４ 汎用演算器 １５ プログラム・カウンタ １６ フラグ・レジスタ １７ フィールド抽出・書き込み器（フィールド抽出・
書き込み専用回路） １７−１，１７−４，１７−６ 論理積（ＡＮＤ）回路 １７−７，１７−８ 論理和（ＯＲ）回路 １７−２ 右回転器 １７−５ 左回転器 １８ プログラム・カウンタ １９ 制御部 ２１，２２ 対象フィールド ２６ 汎用演算−フィールド抽出・書き込み器 １００ パケット中継装置 １０１ パケット受信処理部 １０４ ＬＡＮ １１４ バス（データ転送路） １３１ エクステンション(Extension)部 １３２ コア(Core)部 １９１ 命令デコーダ
フロントページの続き (72)発明者 阿比留 健一 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 (72)発明者 梅崎 康之 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 (72)発明者 下園 善知 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 Ｆターム(参考） 5B089 GA31 HB02 KD01 KG08 5K030 GA03 HA08 JA05 KA01 MA12 9A001 BB04 CC06 CC07 JJ12 KK56

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 パケットデータを保持する汎用レジスタ
    と、 汎用演算命令に従って、該汎用レジスタに保持されたパ
    ケットデータの特定フィールドに対して所定の汎用演算
    を施すことにより所定のパケット処理を実行する汎用演
    算器と、 フィールド抽出命令に従って、該汎用レジスタから該特
    定フィールドを該汎用演算器による演算対象フィールド
    として抽出する専用のフィールド抽出回路と、 フィールド書き込み命令に従って、該フィールド抽出回
    路により抽出された該特定フィールドに対する該汎用演
    算器による演算処理結果を元の特定フィールドの情報と
    して該汎用レジスタに書き込む専用のフィールド書き込
    み回路とをそなえて成ることを特徴とする、パケットプ
    ロセッサ。
  2. 【請求項２】 該フィールド抽出回路と該フィールド書
    き込み回路とが、フィールド抽出・書き込み専用回路と
    して共通化されていることを特徴とする、請求項１記載
    のパケットプロセッサ。
  3. 【請求項３】 該特定フィールドの該汎用レジスタにお
    けるビット位置を表わすフィールド抽出・書き込みビッ
    トパターンと該特定フィールドの該汎用レジスタにおけ
    るビット回転量とを組にした命令を保持する命令保持部
    をそなえ、 該フィールド抽出・書き込み専用回路が、 該命令保持部の該命令に基づいて、該特定フィールドに
    ついてのフィールド抽出処理とフィールド書き込み処理
    とを実施するように構成されていることを特徴とする、
    請求項２記載のパケットプロセッサ。
  4. 【請求項４】 該命令保持部及び該汎用レジスタが、該
    命令と該パケットデータとを保持しうる複合レジスタと
    して構成されていることを特徴とする、請求項３記載の
    パケットプロセッサ。
  5. 【請求項５】 該汎用演算器及び該フィールド抽出・書
    き込み専用回路が、それぞれに専用の命令による処理手
    順を記述した個別プログラムに従って動作するように構
    成されていることを特徴とする、請求項２記載のパケッ
    トプロセッサ。
  6. 【請求項６】 該汎用演算器及び該フィールド抽出・書
    き込み専用回路が、それぞれに専用の命令による処理手
    順を混在させて記述した共通のプログラムに従って動作
    するように構成されていることを特徴とする、請求項２
    記載のパケットプロセッサ。
  7. 【請求項７】 該汎用演算器及び該フィールド抽出・書
    き込み専用回路が、１命令内に該フィールド抽出・書き
    込み専用回路に対する命令と該汎用演算器に対する命令
    とを混在させた命令による処理手順を記述した共通プロ
    グラムに従って動作するように構成されていることを特
    徴とする、請求項２記載のパケットプロセッサ。
  8. 【請求項８】 該フィールド抽出・書き込み専用回路
    が、該汎用演算器の構成要素を用いて構成されるととも
    に、 該汎用演算器及び該フィールド抽出・書き込み専用回路
    が、それぞれに専用の命令による処理手順を混在させて
    記述した共通プログラムに従って動作するように構成さ
    れていることを特徴とする、請求項２記載のパケットプ
    ロセッサ。
JP2000061250A 2000-03-06 2000-03-06 パケットプロセッサ Withdrawn JP2001251349A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000061250A JP2001251349A (ja) 2000-03-06 2000-03-06 パケットプロセッサ
US09/742,939 US6799267B2 (en) 2000-03-06 2000-12-20 Packet processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000061250A JP2001251349A (ja) 2000-03-06 2000-03-06 パケットプロセッサ

Publications (1)

Publication Number Publication Date
JP2001251349A true JP2001251349A (ja) 2001-09-14

Family

ID=18581416

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000061250A Withdrawn JP2001251349A (ja) 2000-03-06 2000-03-06 パケットプロセッサ

Country Status (2)

Country Link
US (1) US6799267B2 (ja)
JP (1) JP2001251349A (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100515413B1 (ko) * 2000-08-31 2005-09-15 매그나칩 반도체 유한회사 비트 스트림 처리기
WO2002065259A1 (en) * 2001-02-14 2002-08-22 Clearspeed Technology Limited Clock distribution system
US7039060B2 (en) * 2001-03-07 2006-05-02 Mips Tech Inc System and method for extracting fields from packets having fields spread over more than one register
JP4342128B2 (ja) * 2001-09-18 2009-10-14 富士通株式会社 パケット処理プロセッサ及びパケット処理プロセッサシステム
US20030223417A1 (en) * 2002-06-04 2003-12-04 Masashi Higashida Method of processing data packets
US20040103086A1 (en) * 2002-11-26 2004-05-27 Bapiraju Vinnakota Data structure traversal instructions for packet processing
US20040108136A1 (en) * 2002-12-04 2004-06-10 International Business Machines Corporation Structure comprising a barrier layer of a tungsten alloy comprising cobalt and/or nickel
US7385984B2 (en) * 2004-03-30 2008-06-10 Extreme Networks, Inc. Packet processing system architecture and method
US8161270B1 (en) * 2004-03-30 2012-04-17 Extreme Networks, Inc. Packet data modification processor
US20060248375A1 (en) 2005-04-18 2006-11-02 Bertan Tezcan Packet processing switch and methods of operation thereof
US8631483B2 (en) * 2005-06-14 2014-01-14 Texas Instruments Incorporated Packet processors and packet filter processes, circuits, devices, and systems
JP3936721B2 (ja) * 2005-07-29 2007-06-27 株式会社日立コミュニケーションテクノロジー 光アクセスシステム、光加入者装置及び光集線装置
US7747904B1 (en) 2006-05-12 2010-06-29 Integrated Device Technology, Inc. Error management system and method for a packet switch
US7817652B1 (en) 2006-05-12 2010-10-19 Integrated Device Technology, Inc. System and method of constructing data packets in a packet switch
US7706387B1 (en) 2006-05-31 2010-04-27 Integrated Device Technology, Inc. System and method for round robin arbitration
US7693040B1 (en) 2007-05-01 2010-04-06 Integrated Device Technology, Inc. Processing switch for orthogonal frequency division multiplexing
GB2485774A (en) * 2010-11-23 2012-05-30 Advanced Risc Mach Ltd Processor instruction to extract a bit field from one operand and insert it into another with an option to sign or zero extend the field
US8605732B2 (en) 2011-02-15 2013-12-10 Extreme Networks, Inc. Method of providing virtual router functionality
US9384354B2 (en) * 2013-02-20 2016-07-05 International Business Machines Corporation Rule matching in the presence of languages with no types or as an adjunct to current analyses for security vulnerability analysis
US9344349B2 (en) 2013-07-12 2016-05-17 Nicira, Inc. Tracing network packets by a cluster of network controllers
US9407580B2 (en) * 2013-07-12 2016-08-02 Nicira, Inc. Maintaining data stored with a packet
US9282019B2 (en) 2013-07-12 2016-03-08 Nicira, Inc. Tracing logical network packets through physical network
WO2015039320A1 (en) * 2013-09-19 2015-03-26 Intel Corporation Techniques for distributed processing task portion assignment
US10469342B2 (en) 2014-10-10 2019-11-05 Nicira, Inc. Logical network traffic analysis
US10805239B2 (en) 2017-03-07 2020-10-13 Nicira, Inc. Visualization of path between logical network endpoints
US10608887B2 (en) 2017-10-06 2020-03-31 Nicira, Inc. Using packet tracing tool to automatically execute packet capture operations
US11283699B2 (en) 2020-01-17 2022-03-22 Vmware, Inc. Practical overlay network latency measurement in datacenter
US11558426B2 (en) 2020-07-29 2023-01-17 Vmware, Inc. Connection tracking for container cluster
US11196628B1 (en) 2020-07-29 2021-12-07 Vmware, Inc. Monitoring container clusters
US11570090B2 (en) 2020-07-29 2023-01-31 Vmware, Inc. Flow tracing operation in container cluster
US11736436B2 (en) 2020-12-31 2023-08-22 Vmware, Inc. Identifying routes with indirect addressing in a datacenter
US11336533B1 (en) 2021-01-08 2022-05-17 Vmware, Inc. Network visualization of correlations between logical elements and associated physical elements
US11687210B2 (en) 2021-07-05 2023-06-27 Vmware, Inc. Criteria-based expansion of group nodes in a network topology visualization
US11711278B2 (en) 2021-07-24 2023-07-25 Vmware, Inc. Visualization of flow trace operation across multiple sites
US11677645B2 (en) 2021-09-17 2023-06-13 Vmware, Inc. Traffic monitoring

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3203978B2 (ja) * 1994-07-25 2001-09-04 ソニー株式会社 データ送受信装置、データ受信装置及びデータ送信装置
JP3575100B2 (ja) * 1994-11-14 2004-10-06 ソニー株式会社 データ送信／受信装置及び方法並びにデータ記録／再生装置及び方法
US6587476B1 (en) * 1999-05-26 2003-07-01 3 Com Corporation Ethernet frame encapsulation over VDSL using HDLC

Also Published As

Publication number Publication date
US6799267B2 (en) 2004-09-28
US20010020266A1 (en) 2001-09-06

Similar Documents

Publication Publication Date Title
JP2001251349A (ja) パケットプロセッサ
US7089407B2 (en) Packet processing device processing input packet data in a packet routing device
JP3670160B2 (ja) タスクに各リソースを割当てるための回路、複数のリソースを共用するための方法、命令を実行するためのプロセッサ、マルチタスクプロセッサ、コンピュータ命令を実行するための方法、マルチタスク方法、コンピュータプロセッサを含む装置、複数の所定のグループのタスクを実行するステップを含む方法、ネットワークデータを処理するステップを含む方法、複数のソフトウェアタスクを実行するための方法およびコンピュータプロセッサを含むネットワーク装置
US9110714B2 (en) Systems and methods for multi-tasking, resource sharing, and execution of computer instructions
US6654823B2 (en) Packet-data processing apparatus
US6212569B1 (en) Data processor with bit stuffing instruction set extension
US6101599A (en) System for context switching between processing elements in a pipeline of processing elements
CN102272716A (zh) 网络分组的simd处理
JP2001134436A (ja) 効率的な粒度のシフトとマージの一方または両方の命令をそなえたプロセッサの回路、システム及び方法
US20030159021A1 (en) Selected register decode values for pipeline stage register addressing
WO2021146463A1 (en) Zero packet loss upgrade of an io device
JP4342128B2 (ja) パケット処理プロセッサ及びパケット処理プロセッサシステム
EP1137983B1 (en) Digital signal processor with bit fifo
JP3742250B2 (ja) パケットデータ処理装置及びそれを用いたパケット中継装置
US20050289326A1 (en) Packet processor with mild programmability
US11507378B1 (en) Hardware engine with configurable instructions
US9948756B1 (en) Automated pipeline generation
US20050033938A1 (en) Network processing system, core language processor and method of executing a sequence of instructions in a stored program
Efnusheva et al. Memory-centric approach of network processing in a modified RISC-based processing core
JP2002335275A (ja) パケット処理装置
JPH0687221B2 (ja) 情報処理装置
JP2002057703A (ja) データ交換処理装置
JP2002182900A (ja) ブロックデータ転送装置およびその方法
JP3958534B2 (ja) データ駆動型情報処理装置
KR20140107404A (ko) 디지털 신호 프로세서

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20070605