JP3209515B2 - データ送信装置およびデータ通信装置 - Google Patents
データ送信装置およびデータ通信装置Info
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- H04J3/02—Details
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- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Description
れたバイナリデータを伝送する通信装置、特にフレーム
境界を示すフラグの付加機能を有するデータ送信装置
と、受信データに含まれるフラグよりフレーム境界を検
出するフレーム同期確立機能を有するデータ受信装置に
関する。
データの多重化、伝送路誤りに対する保護等を目的とし
て、データをフレームという単位に分割して伝送する場
合がある。このようなフレーム単位のデータ伝送では、
対局にデータとフレーム境界を伝送する必要がある。
xing Protocol for LowBitrate Multimedia Communicat
ion over Low Error-Prone Channels」(1998) に示されるように、フレーム境界を示すフラグとしてP
N系列を用いる方式が規格化されている。
ランダム性の高い系列で、系列が完全に一致した場合に
のみ自己相関値が高くなり、1ビットでも前後にずれる
と相関値が急激に小さくなるという相関特性を持ってい
る。
用いると、正しいフラグ位置ではフラグに誤りが発生し
ても比較的高い相関値を得ることができる。一方、フラ
グ位置と1ビットでもずれた位置では高い相関値とはな
らない。従って、受信側のフラグ検出回路でデータ列と
フラグ(PN系列)との相関を求め、相関値の高いパタ
ーンをフラグとして検出することにより、フラグに誤り
が生じても正しくフラグを検出することができる。
タ送信装置およびデータ受信装置の構成例を示す。
力端子101と、フレーム同期信号入力端子102と、
フレーム同期信号に従ってフレーム単位の処理を行うフ
レーム処理回路103と、フレーム境界にフラグである
PN系列(以降、PNフラグと呼ぶ)を挿入するフラグ
挿入回路104とで構成される。
フラグの相関値からフレーム境界を検出し、フレーム同
期信号を出力するフラグ相関検出回路105と、フレー
ム同期信号に従ってフラグ相関検出回路105で検出し
た位置にあるフラグパターンを削除するフラグ削除回路
106と、フレーム同期信号に従ってフレーム処理回路
103に対応したフレーム単位の処理を行うフレーム処
理回路107と、データ出力端子108と、フレーム同
期信号出力端子109で構成される。
作を示す説明図である。データ入力端子101からはバ
イナリデータが入力される。一方、フレーム同期信号入
力端子102からはフレーム同期信号が入力される(図
3(a))。フレーム処理回路103ではフレーム同期
信号に従ってフレーム番号や誤り検出符号等を付加する
(図3(b))。この図3(b)では入力データにフレ
ーム番号(Frame Number)を付加した場合を示してい
る。フラグ挿入回路104はフレーム同期信号を基準
に、フレーム単位に処理されたデータにフレーム境界を
示すPNフラグ(Flag)を挿入し、伝送路に出力する
(図3(c))。
05にて受信データをシフトさせながらPNフラグパタ
ーンとの相関を求める。相関値は、受信系列のビットパ
ターンがPNフラグのビットパターンと一致する場合に
最大になり、ビットパターン中の誤り個数に比例して小
さくなる。また、PN系列の性質により、正しいフラグ
位置から1ビットでも前後にずれると相関値は急激に小
さくなる。
の動作説明図である。図示のように、相関値は、受信系
列のビットパターンがPNフラグのビットパターンと一
致する場合に最大になり、それより1ビットでも前後に
ずれると相関値は急激に小さくなる。
グに何ビットかの誤りを許してもフラグと検出するよう
にフラグ判定の閾値を設定することで、フラグに対する
誤りを許容できるようになる。フラグ相関検出回路10
5はこのようにして検出されたフラグを、フレーム同期
信号としてフレーム同期信号出力端子109から出力す
る(図3(d)(e))。
号を元にPNフラグと判断されたデータを削除する(図
3(f))。また、フレーム処理回路107ではフレー
ム同期信号を元にデータ中の誤りの検出等、フレーム処
理回路103に対応する処理を行う。このような動作に
より、データ出力端子108にデータ入力端子101と
同じデータが現れることになる。
ようなPNフラグを用いた方式では、フラグであるPN
系列のビットパターンはデータ入力端子101からのデ
ータに対しユニークなパターンでないため、フレーム内
にPNフラグと同じビットパターンが存在する場合があ
る。このような場合、送信データをフラグと誤認識する
フラグエミュレーションが発生する。また、ランダムな
上に誤りも許容するため、PNフラグのビットパターン
と何ビットか異なるビットパターンもフラグと判定する
ことから、フラグエミュレーションの確率は更に大きく
なる。
信側でフレーム境界が正しく検出できなくなり、その結
果、例えば、図2の出力端子108,109に接続され
る上位のデータ処理回路に正しいデータを渡せなくなる
という問題が発生する。
る場合の動作を示す。図示のように、フラグエミュレー
ションが発生すると、例えばフレーム番号の存在しない
データが発生し、それ以降の正しいフラグパターンまで
のデータを破棄しなければならない状態となる。
の間でARQ(Automatic Repeat Request)と呼ばれる
方法を用いて誤り耐性を向上させる場合がある。ARQ
は誤り検出とデータの再送で実現される。データ復号回
路では受信データに含まれる誤り検出符号を元にデータ
中の誤りの有無を判定し、誤りがある場合はデータ符号
化回路(送信側)に誤りの発生を通知する。送信側は誤
りが検出されたフレームのデータを再度伝送する。この
ような処理を、誤りが検出されなくなるまで繰り返すこ
とで正確なデータ伝送を実現している。
原因で誤りと判定された場合、上記ARQの方法に従っ
て処理を行ってもフラグパターンが含まれるデータが再
送され、再びフラグエミュレーションが発生してしま
う。このため、再送が繰り返し行われてしまい、処理が
破綻してしまうという問題があった。
ム同期を確立するデータ伝送方法ではフラグエミュレー
ションが発生するため、フラグパターンを含むフレーム
を対局に正しく伝送できないという問題があった。更
に、この問題はARQ方法による誤り訂正手順を用いて
も解決できないという問題があった。
解決するため次の構成を採用する。 〈構成1〉フレームで区切られたデータを伝送するデー
タ通信装置のデータ送信装置において、送信データか
ら、フレーム境界を認識するためのフラグパターンに類
似した類似フラグパターンを検出するフラグ相関検出回
路と、フラグ相関検出回路で送信データ中から類似フラ
グパターンが検出された場合は、類似フラグパターンの
直後にフラグパターンを挿入するフラグ挿入回路とを備
えたことを特徴とするデータ送信装置。
伝送するデータ通信装置のデータ送信装置において、送
信データから、フレーム境界を認識するためのフラグパ
ターンに類似した類似フラグパターンを検出するフラグ
相関検出回路と、フラグ相関検出回路で送信データ中か
ら類似フラグパターンが検出された場合は、類似フラグ
パターンの間にフラグパターンを挿入するフラグ挿入回
路とを備えたことを特徴とするデータ送信装置。
伝送するためのデータ送信装置とデータ受信装置とから
なるデータ通信装置において、データ送信装置は、送信
データから、フレーム境界を認識するためのフラグパタ
ーンに類似した類似フラグパターンを検出するフラグ相
関検出回路と、フラグ相関検出回路で送信データ中から
類似フラグパターンが検出された場合は、類似フラグパ
ターンの直後にフラグパターンを挿入するフラグ挿入回
路とを備え、データ受信装置は、受信データから、フラ
グパターンと類似フラグパターンを、フレーム境界を表
すパターンとして検出するフラグ相関検出回路と、フラ
グ相関検出回路で、連続してフレーム境界を表すパター
ンを検出した場合は、受信データから最後のパターンの
みを削除して出力するフラグ削除回路と、フラグ削除回
路の出力を、フレームで区切られたデータであると認識
して、データを出力するフレーム処理回路とを備えたこ
とを特徴とするデータ通信装置。
例を用いて詳細に説明する。
に関する具体例である。本具体例では、PNフラグを用
いたデータ送信装置において、エミュレーションの発生
を検出する機能と、エミュレーションの発生を契機にP
Nフラグを挿入して多重化フレームを終結させる機能を
備え、エミュレーションによるデータ伝送誤りの影響を
低減させている。
ータ送信装置の構成図である。図の装置は、データ入力
端子10、フレーム同期信号入力端子11、フラグ相関
検出回路12、OR回路13、フレーム処理回路14、
フラグ挿入回路15、データ出力端子16からなる。
る端子、フレーム同期信号入力端子11は、データのフ
レーム境界を示す同期信号が入力される入力端子であ
る。
回路14の出力データと、PNフラグの相関値からPN
フラグと類似したビットパターン(類似フラグパター
ン)を検出する機能を有している。OR回路13は、フ
ラグ相関検出回路12の出力と、フレーム同期信号入力
端子11からのフレーム同期信号のOR演算を行って、
新たにフレーム同期信号を生成する論理回路である。ま
た、フレーム処理回路14は、OR回路13の出力のフ
レーム同期信号に従い、フレーム単位の処理を行う回路
である。フラグ挿入回路15は、OR回路13の出力の
フレーム同期信号を元にして、データにPNフラグを挿
入する回路である。データ出力端子16は、フラグ挿入
されたデータの出力端子である。
データ生成等を行う上位の装置に接続され、出力端子1
6は伝送路インタフェース機能を有する下位の装置に接
続されることになる。
る。データ入力端子10からは、送信データがフレーム
単位に連続して入力される。また、フレーム同期信号入
力端子11からは、データのフレーム境界を示すフレー
ム同期信号が入力される。このフレーム同期信号はデー
タ入力端子10から入力されるデータのフレーム境界で
立ち上がりを持つパルス列である(図6(a))。
ーム同期信号に従ったフレーム単位の処理を行う。詳細
にはフレーム同期信号にフラグ相関検出回路12出力の
エミュレーション検出パルスを加えた信号(図6
(d))に従った処理を行う。フレーム単位の処理とし
ては、フレーム番号の付加や誤り検出符号の付加等が行
われる。図6(b)ではフレーム番号を付加する場合を
示している。ここで太字のPN系列としている部分がデ
ータ中の類似フラグパターンである。
理回路14の出力のデータをシフトさせながらフラグパ
ターンとの相関値を計算する。ここで相関値の高い場
合、即ち、データ中にPNフラグに類似するパターンが
ある場合にエミュレーション検出パルスを出力する(図
6(c))。
入力端子11からのフレーム同期信号にフラグ相関検出
回路12からのエミュレーション検出パルスを加えて、
新たなフレーム同期信号を生成する(図6(d))。
OR回路13出力のフレーム同期信号に従ってフレーム
単位の処理を行う。
のフレーム同期信号に従ってPNフラグを挿入する(図
6(e))。フラグ挿入されたデータは出力端子17か
ら出力され、伝送路インタフェースを行う下位の装置へ
渡される。
ーションが発生するという問題があった。具体的には、
図5に示すようにフレーム内にフラグパターンが存在す
ると、フラグパターンから正しいフラグまでの間のデー
タが破棄されるという問題があった。
装置では、データにフラグを挿入してフレーム化する際
に、上位のデータ生成装置から入力されるフレーム境界
でフレーム化するだけでなく、エミュレーションが発生
するデータの直後にもフラグを挿入している。これによ
り、破棄されるデータをフラグパターンのみとすること
ができ、従来方法に比べ、エミュレーションの発生によ
る影響を低減することができる。
いたデータ受信装置に関するもので、具体例1のデータ
送信装置の対局に当たるものである。本具体例では、デ
ータ受信装置において、フラグパターンが検出された際
にその直後のデータを監視する機能と、直後のデータが
フラグパターンである場合に先に検出したフラグパター
ンをエミュレーションであると判断する機能を備えてい
る。これにより、受信装置でのエミュレーション検出を
可能にしたものである。
図の装置は、データ入力端子20、フラグ相関検出回路
21、遅延回路22、インバータ23、AND回路2
4、遅延回路25、フラグ削除回路26、フレーム処理
回路27、データ出力端子28、フレーム同期信号出力
端子29からなる。
る入力端子である。フラグ相関検出回路21は、データ
とPNフラグの相関値からPNフラグと類似したビット
パターンを検出する回路である。遅延回路22は、フラ
グ相関検出回路21の出力をフラグパターン長に相当す
る時間遅延させる回路である。
1の出力を反転させるインバータ、AND回路24は、
遅延回路22の出力とインバータ23出力のAND演算
を行ってフレーム同期信号を生成する論理積回路、遅延
回路25は、遅延回路22と同じ遅延時間を持つ遅延回
路、フラグ削除回路26はAND回路24出力のフレー
ム同期信号によって、データ入力端子20からの入力デ
ータに含まれるフラグパターンを削除するフラグ削除回
路、フレーム処理回路27はAND回路24出力のフレ
ーム同期信号を基準にフレーム単位の処理を行うフレー
ム処理回路、データ出力端子28はフラグ削除されたデ
ータの出力端子、フレーム同期信号出力端子29はフレ
ーム同期信号の出力端子である。
は、伝送路インタフェース機能を有する下位の装置に接
続され、データ出力端子28およびフレーム同期信号出
力端子29はデータ処理を行う上位の装置に接続される
ことになる。
図である。この図8は図6で示したデータ送信装置で生
成されたデータを受信した場合の動作を示している。
続して入力される(図8(a))。図8(a)において
PN系列と示している部分がフラグパターンである。こ
こで、太字で示されたPN系列は、図6(b)に示され
ているデータ中に存在するフラグパターンである。
ータをシフトさせながらフラグパターンとの相関値を求
める。ここで相関値の高い場合、即ちデータ中にPNフ
ラグに類似するパターンがある場合は、フラグ検出パル
スを出力する(図8(b))フラグ検出パルスは遅延回
路22とインバータ23に入力される。
路24では、フラグ検出パルスが連続して発生した場合
に最後のフラグ検出パルスのみ選択して出力する機能を
実現する。つまり、フラグパターンが連続した場合、最
後のフラグパターンのみを有効なフラグと認識する機能
を実現する。以下、具体的な動作を説明する。
ラグパターン長に対応した時間だけ遅延させる(図8
(c))。具体的にはフラグパターン長が2byteな
ら、遅延回路22では2byteのデータの処理に要す
る時間分遅延させることになる。インバータ23は、フ
ラグ検出パルスの論理レベルを反転させる(図8
(d))。この信号はフラグ検出パルスをマスクする信
号となる。
インバータ23出力のAND演算を行う(図8
(e))。フラグ検出パルスが連続する場合、連続して
いる部分がマスクされ、最後のフラグ検出パルスのみフ
レーム同期信号としてAND回路24から出力されるこ
とになる。
信号は、フラグ削除回路26、フレーム処理回路27に
入力されると共に、データ入力端子20から出力され
る。
データとフレーム同期信号との時間を合わせるための回
路で、遅延回路22と同じ時間だけ入力データを遅延さ
せる(図8(f))。
号に基づきフラグと判断されたデータを削除する(図8
(g))。
信号に基づき図1のフレーム処理回路14に対応した処
理を行う。以上の処理で得られたデータはデータ出力端
子28より出力され、データ処理を行う上位の装置に渡
される。
置を使用し、受信側に図2に示す従来方法の受信装置を
用いた場合、エミュレーションの影響を低減することは
期待できるが、エミュレーションの原因となるフラグパ
ターン自身についてはフラグと誤認識され伝送すること
ができなかった。
を用いることで解決される。具体例1の送信装置では、
エミュレーションの影響を低減するためにエミュレーシ
ョンの直後にPNフラグを挿入している。一方、具体例
2のデータ受信装置では、連続してフラグパターンが検
出された場合に、最初のフラグパターンをエミュレーシ
ョン、後のフラグパターンをフラグと判断している。つ
まり、具体例1の送信装置の対局として具体例2の受信
装置を用いることで、フラグパターンをエミュレーショ
ンとフラグに切り分けることができ、フラグパターン自
身を伝送できないという問題を解決している。
タ送信装置において、エミュレーションが発生した場合
のフラグの挿入位置を、エミュレーションとなるフラグ
パターンの間にする機能を追加したものである。これに
より、エミュレーションとなるフラグパターンが分割さ
れ、エミュレーションの発生を防ぐことができる。
の構成図である。図の装置は、データ入力端子30、フ
レーム同期信号入力端子31、フレーム処理回路32、
フラグ相関検出回路33、遅延回路34、OR回路3
5、遅延回路36、フレーム処理回路37、フラグ挿入
回路38、データ出力端子39からなる。
構成に対し、フレーム処理回路32、遅延回路34、3
6が追加された点が異なる。
30からの入力データを、フレーム同期信号入力端子3
1からのフレーム同期信号を元にフレーム単位の処理を
行う回路である。また、遅延回路34は、フレーム同期
信号入力端子31からのフレーム同期信号をフラグパタ
ーンより短い時間遅延させる遅延回路、遅延回路36
は、データ入力端子30からの入力データを遅延回路3
4と同じ時間遅延させる遅延回路である。
35およびフレーム処理回路37の構成は具体例1のフ
ラグ相関検出回路12、OR回路13およびフレーム処
理回路14と同様であるが、入力するデータが異なって
いる。即ち、具体例3では、フラグ相関検出回路33の
入力はフレーム処理回路32の出力が接続され、OR回
路35の入力は、フラグ相関検出回路33の出力と遅延
回路34の出力が接続されている。更に、フレーム処理
回路37の入力側は遅延回路36を介してデータ入力端
子30に接続されるようになっている。
39の構成は、具体例1におけるフラグ挿入回路15と
データ出力端子16と同様である。
に、データ入力端子30、フレーム同期信号入力端子3
1はデータ生成等を行う上位の装置に接続され、データ
出力端子39は伝送路インタフェース機能を有する下位
の装置に接続されることになる。
明図である。データ入力端子30からは送信データがフ
レーム単位に連続して入力される。一方、フレーム同期
信号入力端子31からはデータのフレーム境界を示すフ
レーム同期信号が入力される。フレーム同期信号はデー
タ入力端子10から入力されるデータのフレーム境界で
立ち上がりを持つパルス列である(図10(a))。
号入力端子31からのフレーム同期信号に従ったフレー
ム単位の処理を行う。フレーム単位の処理には、入力デ
ータに対し、フレーム番号の付加や誤り検出符号の付加
等がある。図10(b)ではフレーム番号を付加する場
合を示している。ここで太字のPN系列としている部分
がデータ中の類似フラグパターンである。
理回路32出力のデータをシフトさせながらフラグパタ
ーンとの相関値を計算する。ここで相関値の高い場合、
即ちデータ中にPNフラグに類似するパターンがある場
合にエミュレーション検出パルスを出力する(図10
(c))。
端子31からのフレーム同期信号をフラグパターン長よ
りも短い時間で遅延させる(図10(d))。この回路
は遅延回路36出力の遅延した入力データにフレーム同
期信号を同期させる目的で動作する。
延したフレーム同期信号にフラグ相関検出回路33から
のエミュレーション検出パルスを加えて、新たなフレー
ム同期信号を生成する(図10(e))。
らの入力データをフラグパターン長よりも短い時間で遅
延させる。この遅延回路は、エミュレーション検出パル
スによるPNフラグの挿入をフラグパターンの間で行え
るように、入力データをずらす役割を持っている。
の出力データに対しフレーム処理回路32と同様の処理
を行う。ここでは、フレーム同期信号としてOR回路3
5の出力、即ち、フラグ相関検出回路33出力のエミュ
レーション検出パルスを加えられた同期信号(図10
(e))に従った処理を行う(図10(f))。
ターンより短い時間で遅延しているため、フレーム処理
回路37出力ではデータ中のフラグパターンが二つのフ
レームに分割される。
のフレーム同期信号に従ってPNフラグを挿入する(図
10(g))。フレーム処理回路37と同様に、エミュ
レーション検出パルスによるPNフラグの挿入は、エミ
ュレーションの原因となるフラグパターンの途中で行わ
れることになる。一方、フレーム同期信号入力端子31
からの入力フレーム同期信号によるフラグ挿入は、入力
フレーム同期信号が遅延回路34で遅延回路36と同じ
時間遅延しているため、上位データ処理装置で決定した
フレーム境界で行われる。
はデータ出力端子39から出力され、伝送路インタフェ
ースを行う下位の装置へ渡される。
が発生するデータの直後にフラグを挿入することで、従
来方法の問題を低減していた。具体例3では、エミュレ
ーションの原因となるデータ中のフラグと類似したパタ
ーンをフラグによって二つのフレームに分割されるよう
に動作する。これにより、データ中にフラグと類似する
パターンが存在しなくなるため、エミュレーション自体
の発生を防ぐことができる。
図である。
である。
示す説明図である。
る。
る。
を示す説明図である。
図である。
を示す説明図である。
図である。
作を示す説明図である。
Claims (3)
- 【請求項1】 フレームで区切られたデータを伝送する
データ通信装置のデータ送信装置において、 送信データから、前記フレーム境界を認識するためのフ
ラグパターンに類似した類似フラグパターンを検出する
フラグ相関検出回路と、 前記フラグ相関検出回路で送信データ中から前記類似フ
ラグパターンが検出された場合は、当該類似フラグパタ
ーンの直後に前記フラグパターンを挿入するフラグ挿入
回路とを備えたことを特徴とするデータ送信装置。 - 【請求項2】 フレームで区切られたデータを伝送する
データ通信装置のデータ送信装置において、 送信データから、前記フレーム境界を認識するためのフ
ラグパターンに類似した類似フラグパターンを検出する
フラグ相関検出回路と、 前記フラグ相関検出回路で送信データ中から前記類似フ
ラグパターンが検出された場合は、当該類似フラグパタ
ーンの間に前記フラグパターンを挿入するフラグ挿入回
路とを備えたことを特徴とするデータ送信装置。 - 【請求項3】 フレームで区切られたデータを伝送する
ためのデータ送信装置とデータ受信装置とからなるデー
タ通信装置において、 前記データ送信装置は、 送信データから、前記フレーム境界を認識するためのフ
ラグパターンに類似した類似フラグパターンを検出する
フラグ相関検出回路と、 前記フラグ相関検出回路で送信データ中から前記類似フ
ラグパターンが検出された場合は、当該類似フラグパタ
ーンの直後に前記フラグパターンを挿入するフラグ挿入
回路とを備え、 前記データ受信装置は、 受信データから、前記フラグパターンと前記類似フラグ
パターンを、フレーム境界を表すパターンとして検出す
るフラグ相関検出回路と、 前記フラグ相関検出回路で、連続して前記フレーム境界
を表すパターンを検出した場合は、前記受信データから
最後のパターンのみを削除して出力するフラグ削除回路
と、 前記フラグ削除回路の出力を、前記フレームで区切られ
たデータであると認識して、当該データを出力するフレ
ーム処理回路とを備えたことを特徴とするデータ通信装
置。
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1999
- 1999-03-25 US US09/276,116 patent/US6516003B1/en not_active Expired - Lifetime
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JP2000134190A (ja) | 2000-05-12 |
US6516003B1 (en) | 2003-02-04 |
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