JP2000134190A - データ送信装置およびデータ通信装置 - Google Patents
データ送信装置およびデータ通信装置Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 フラグパターンによりフレーム境界を表すデ
ータ通信装置において、フラグエミュレーションを防止
する。 【解決手段】 フラグ相関検出回路１２は、送信データ
から、フラグパターンに類似した類似フラグパターンを
検出した場合はエミュレーション検出パルスを出力す
る。ＯＲ回路１３は、フレーム同期信号とフラグ相関検
出回路１２のエミュレーション検出パルスとを論理和演
算して出力する。フラグ挿入回路１５は、ＯＲ回路１３
からの出力パルスに基づき、フラグパターンを挿入す
る。これにより、送信データ中に類似フラグパターンが
存在した場合は、類似フラグパターンの直後にフラグパ
ターンが挿入される。
ータ通信装置において、フラグエミュレーションを防止
する。 【解決手段】 フラグ相関検出回路１２は、送信データ
から、フラグパターンに類似した類似フラグパターンを
検出した場合はエミュレーション検出パルスを出力す
る。ＯＲ回路１３は、フレーム同期信号とフラグ相関検
出回路１２のエミュレーション検出パルスとを論理和演
算して出力する。フラグ挿入回路１５は、ＯＲ回路１３
からの出力パルスに基づき、フラグパターンを挿入す
る。これにより、送信データ中に類似フラグパターンが
存在した場合は、類似フラグパターンの直後にフラグパ
ターンが挿入される。
Description
【０００１】
【発明の属する技術分野】本発明は、フレームで区切ら
れたバイナリデータを伝送する通信装置、特にフレーム
境界を示すフラグの付加機能を有するデータ送信装置
と、受信データに含まれるフラグよりフレーム境界を検
出するフレーム同期確立機能を有するデータ受信装置に
関する。
れたバイナリデータを伝送する通信装置、特にフレーム
境界を示すフラグの付加機能を有するデータ送信装置
と、受信データに含まれるフラグよりフレーム境界を検
出するフレーム同期確立機能を有するデータ受信装置に
関する。
【０００２】
【従来の技術】バイナリデータの伝送において、複数の
データの多重化、伝送路誤りに対する保護等を目的とし
て、データをフレームという単位に分割して伝送する場
合がある。このようなフレーム単位のデータ伝送では、
対局にデータとフレーム境界を伝送する必要がある。
データの多重化、伝送路誤りに対する保護等を目的とし
て、データをフレームという単位に分割して伝送する場
合がある。このようなフレーム単位のデータ伝送では、
対局にデータとフレーム境界を伝送する必要がある。
【０００３】このような伝送方式として、例えば、 文献：「ITU-T Recommendation H.233/AnnexA-Multiple
xing Protocol for LowBitrate Multimedia Communicat
ion over Low Error-Prone Channels」（1998） に示されるように、フレーム境界を示すフラグとしてＰ
Ｎ系列を用いる方式が規格化されている。
xing Protocol for LowBitrate Multimedia Communicat
ion over Low Error-Prone Channels」（1998） に示されるように、フレーム境界を示すフラグとしてＰ
Ｎ系列を用いる方式が規格化されている。
【０００４】ＰＮ系列は、疑似ランダム系列と呼ばれる
ランダム性の高い系列で、系列が完全に一致した場合に
のみ自己相関値が高くなり、１ビットでも前後にずれる
と相関値が急激に小さくなるという相関特性を持ってい
る。
ランダム性の高い系列で、系列が完全に一致した場合に
のみ自己相関値が高くなり、１ビットでも前後にずれる
と相関値が急激に小さくなるという相関特性を持ってい
る。
【０００５】この特性により、ＰＮ系列をフラグとして
用いると、正しいフラグ位置ではフラグに誤りが発生し
ても比較的高い相関値を得ることができる。一方、フラ
グ位置と１ビットでもずれた位置では高い相関値とはな
らない。従って、受信側のフラグ検出回路でデータ列と
フラグ（ＰＮ系列）との相関を求め、相関値の高いパタ
ーンをフラグとして検出することにより、フラグに誤り
が生じても正しくフラグを検出することができる。
用いると、正しいフラグ位置ではフラグに誤りが発生し
ても比較的高い相関値を得ることができる。一方、フラ
グ位置と１ビットでもずれた位置では高い相関値とはな
らない。従って、受信側のフラグ検出回路でデータ列と
フラグ（ＰＮ系列）との相関を求め、相関値の高いパタ
ーンをフラグとして検出することにより、フラグに誤り
が生じても正しくフラグを検出することができる。
【０００６】図２にＰＮ系列をフラグとして用いるデー
タ送信装置およびデータ受信装置の構成例を示す。
タ送信装置およびデータ受信装置の構成例を示す。
【０００７】図において、データ送信装置は、データ入
力端子１０１と、フレーム同期信号入力端子１０２と、
フレーム同期信号に従ってフレーム単位の処理を行うフ
レーム処理回路１０３と、フレーム境界にフラグである
ＰＮ系列（以降、ＰＮフラグと呼ぶ）を挿入するフラグ
挿入回路１０４とで構成される。
力端子１０１と、フレーム同期信号入力端子１０２と、
フレーム同期信号に従ってフレーム単位の処理を行うフ
レーム処理回路１０３と、フレーム境界にフラグである
ＰＮ系列（以降、ＰＮフラグと呼ぶ）を挿入するフラグ
挿入回路１０４とで構成される。
【０００８】また、データ受信装置は、受信系列とＰＮ
フラグの相関値からフレーム境界を検出し、フレーム同
期信号を出力するフラグ相関検出回路１０５と、フレー
ム同期信号に従ってフラグ相関検出回路１０５で検出し
た位置にあるフラグパターンを削除するフラグ削除回路
１０６と、フレーム同期信号に従ってフレーム処理回路
１０３に対応したフレーム単位の処理を行うフレーム処
理回路１０７と、データ出力端子１０８と、フレーム同
期信号出力端子１０９で構成される。
フラグの相関値からフレーム境界を検出し、フレーム同
期信号を出力するフラグ相関検出回路１０５と、フレー
ム同期信号に従ってフラグ相関検出回路１０５で検出し
た位置にあるフラグパターンを削除するフラグ削除回路
１０６と、フレーム同期信号に従ってフレーム処理回路
１０３に対応したフレーム単位の処理を行うフレーム処
理回路１０７と、データ出力端子１０８と、フレーム同
期信号出力端子１０９で構成される。
【０００９】図３は、図２に示したデータ通信装置の動
作を示す説明図である。データ入力端子１０１からはバ
イナリデータが入力される。一方、フレーム同期信号入
力端子１０２からはフレーム同期信号が入力される（図
３（ａ））。フレーム処理回路１０３ではフレーム同期
信号に従ってフレーム番号や誤り検出符号等を付加する
（図３（ｂ））。この図３（ｂ）では入力データにフレ
ーム番号（Frame Number）を付加した場合を示してい
る。フラグ挿入回路１０４はフレーム同期信号を基準
に、フレーム単位に処理されたデータにフレーム境界を
示すＰＮフラグ（Flag）を挿入し、伝送路に出力する
（図３（ｃ））。
作を示す説明図である。データ入力端子１０１からはバ
イナリデータが入力される。一方、フレーム同期信号入
力端子１０２からはフレーム同期信号が入力される（図
３（ａ））。フレーム処理回路１０３ではフレーム同期
信号に従ってフレーム番号や誤り検出符号等を付加する
（図３（ｂ））。この図３（ｂ）では入力データにフレ
ーム番号（Frame Number）を付加した場合を示してい
る。フラグ挿入回路１０４はフレーム同期信号を基準
に、フレーム単位に処理されたデータにフレーム境界を
示すＰＮフラグ（Flag）を挿入し、伝送路に出力する
（図３（ｃ））。
【００１０】受信側では、最初にフラグ相関検出回路１
０５にて受信データをシフトさせながらＰＮフラグパタ
ーンとの相関を求める。相関値は、受信系列のビットパ
ターンがＰＮフラグのビットパターンと一致する場合に
最大になり、ビットパターン中の誤り個数に比例して小
さくなる。また、ＰＮ系列の性質により、正しいフラグ
位置から１ビットでも前後にずれると相関値は急激に小
さくなる。
０５にて受信データをシフトさせながらＰＮフラグパタ
ーンとの相関を求める。相関値は、受信系列のビットパ
ターンがＰＮフラグのビットパターンと一致する場合に
最大になり、ビットパターン中の誤り個数に比例して小
さくなる。また、ＰＮ系列の性質により、正しいフラグ
位置から１ビットでも前後にずれると相関値は急激に小
さくなる。
【００１１】図４はこの様子を示すフラグ相関検出回路
の動作説明図である。図示のように、相関値は、受信系
列のビットパターンがＰＮフラグのビットパターンと一
致する場合に最大になり、それより１ビットでも前後に
ずれると相関値は急激に小さくなる。
の動作説明図である。図示のように、相関値は、受信系
列のビットパターンがＰＮフラグのビットパターンと一
致する場合に最大になり、それより１ビットでも前後に
ずれると相関値は急激に小さくなる。
【００１２】従って、ＰＮ系列によるフラグでは、フラ
グに何ビットかの誤りを許してもフラグと検出するよう
にフラグ判定の閾値を設定することで、フラグに対する
誤りを許容できるようになる。フラグ相関検出回路１０
５はこのようにして検出されたフラグを、フレーム同期
信号としてフレーム同期信号出力端子１０９から出力す
る（図３（ｄ）（ｅ））。
グに何ビットかの誤りを許してもフラグと検出するよう
にフラグ判定の閾値を設定することで、フラグに対する
誤りを許容できるようになる。フラグ相関検出回路１０
５はこのようにして検出されたフラグを、フレーム同期
信号としてフレーム同期信号出力端子１０９から出力す
る（図３（ｄ）（ｅ））。
【００１３】フラグ削除回路１０６ではフレーム同期信
号を元にＰＮフラグと判断されたデータを削除する（図
３（ｆ））。また、フレーム処理回路１０７ではフレー
ム同期信号を元にデータ中の誤りの検出等、フレーム処
理回路１０３に対応する処理を行う。このような動作に
より、データ出力端子１０８にデータ入力端子１０１と
同じデータが現れることになる。
号を元にＰＮフラグと判断されたデータを削除する（図
３（ｆ））。また、フレーム処理回路１０７ではフレー
ム同期信号を元にデータ中の誤りの検出等、フレーム処
理回路１０３に対応する処理を行う。このような動作に
より、データ出力端子１０８にデータ入力端子１０１と
同じデータが現れることになる。
【００１４】
【発明が解決しようとする課題】しかしながら、上記の
ようなＰＮフラグを用いた方式では、フラグであるＰＮ
系列のビットパターンはデータ入力端子１０１からのデ
ータに対しユニークなパターンでないため、フレーム内
にＰＮフラグと同じビットパターンが存在する場合があ
る。このような場合、送信データをフラグと誤認識する
フラグエミュレーションが発生する。また、ランダムな
上に誤りも許容するため、ＰＮフラグのビットパターン
と何ビットか異なるビットパターンもフラグと判定する
ことから、フラグエミュレーションの確率は更に大きく
なる。
ようなＰＮフラグを用いた方式では、フラグであるＰＮ
系列のビットパターンはデータ入力端子１０１からのデ
ータに対しユニークなパターンでないため、フレーム内
にＰＮフラグと同じビットパターンが存在する場合があ
る。このような場合、送信データをフラグと誤認識する
フラグエミュレーションが発生する。また、ランダムな
上に誤りも許容するため、ＰＮフラグのビットパターン
と何ビットか異なるビットパターンもフラグと判定する
ことから、フラグエミュレーションの確率は更に大きく
なる。
【００１５】フラグエミュレーションが発生すると、受
信側でフレーム境界が正しく検出できなくなり、その結
果、例えば、図２の出力端子１０８，１０９に接続され
る上位のデータ処理回路に正しいデータを渡せなくなる
という問題が発生する。
信側でフレーム境界が正しく検出できなくなり、その結
果、例えば、図２の出力端子１０８，１０９に接続され
る上位のデータ処理回路に正しいデータを渡せなくなる
という問題が発生する。
【００１６】図５にデータ中にフラグパターンが存在す
る場合の動作を示す。図示のように、フラグエミュレー
ションが発生すると、例えばフレーム番号の存在しない
データが発生し、それ以降の正しいフラグパターンまで
のデータを破棄しなければならない状態となる。
る場合の動作を示す。図示のように、フラグエミュレー
ションが発生すると、例えばフレーム番号の存在しない
データが発生し、それ以降の正しいフラグパターンまで
のデータを破棄しなければならない状態となる。
【００１７】また、フレーム処理回路１０３と１０７と
の間でＡＲＱ（Automatic Repeat Request）と呼ばれる
方法を用いて誤り耐性を向上させる場合がある。ＡＲＱ
は誤り検出とデータの再送で実現される。データ復号回
路では受信データに含まれる誤り検出符号を元にデータ
中の誤りの有無を判定し、誤りがある場合はデータ符号
化回路（送信側）に誤りの発生を通知する。送信側は誤
りが検出されたフレームのデータを再度伝送する。この
ような処理を、誤りが検出されなくなるまで繰り返すこ
とで正確なデータ伝送を実現している。
の間でＡＲＱ（Automatic Repeat Request）と呼ばれる
方法を用いて誤り耐性を向上させる場合がある。ＡＲＱ
は誤り検出とデータの再送で実現される。データ復号回
路では受信データに含まれる誤り検出符号を元にデータ
中の誤りの有無を判定し、誤りがある場合はデータ符号
化回路（送信側）に誤りの発生を通知する。送信側は誤
りが検出されたフレームのデータを再度伝送する。この
ような処理を、誤りが検出されなくなるまで繰り返すこ
とで正確なデータ伝送を実現している。
【００１８】しかしながら、フラグエミュレーションが
原因で誤りと判定された場合、上記ＡＲＱの方法に従っ
て処理を行ってもフラグパターンが含まれるデータが再
送され、再びフラグエミュレーションが発生してしま
う。このため、再送が繰り返し行われてしまい、処理が
破綻してしまうという問題があった。
原因で誤りと判定された場合、上記ＡＲＱの方法に従っ
て処理を行ってもフラグパターンが含まれるデータが再
送され、再びフラグエミュレーションが発生してしま
う。このため、再送が繰り返し行われてしまい、処理が
破綻してしまうという問題があった。
【００１９】以上のように、ＰＮフラグを用いてフレー
ム同期を確立するデータ伝送方法ではフラグエミュレー
ションが発生するため、フラグパターンを含むフレーム
を対局に正しく伝送できないという問題があった。更
に、この問題はＡＲＱ方法による誤り訂正手順を用いて
も解決できないという問題があった。
ム同期を確立するデータ伝送方法ではフラグエミュレー
ションが発生するため、フラグパターンを含むフレーム
を対局に正しく伝送できないという問題があった。更
に、この問題はＡＲＱ方法による誤り訂正手順を用いて
も解決できないという問題があった。
【００２０】
【課題を解決するための手段】本発明は、前述の課題を
解決するため次の構成を採用する。 〈構成１〉フレームで区切られたデータを伝送するデー
タ通信装置のデータ送信装置において、送信データか
ら、フレーム境界を認識するためのフラグパターンに類
似した類似フラグパターンを検出するフラグ相関検出回
路と、フラグ相関検出回路で送信データ中から類似フラ
グパターンが検出された場合は、類似フラグパターンの
直後にフラグパターンを挿入するフラグ挿入回路とを備
えたことを特徴とするデータ送信装置。
解決するため次の構成を採用する。 〈構成１〉フレームで区切られたデータを伝送するデー
タ通信装置のデータ送信装置において、送信データか
ら、フレーム境界を認識するためのフラグパターンに類
似した類似フラグパターンを検出するフラグ相関検出回
路と、フラグ相関検出回路で送信データ中から類似フラ
グパターンが検出された場合は、類似フラグパターンの
直後にフラグパターンを挿入するフラグ挿入回路とを備
えたことを特徴とするデータ送信装置。
【００２１】〈構成２〉フレームで区切られたデータを
伝送するデータ通信装置のデータ送信装置において、送
信データから、フレーム境界を認識するためのフラグパ
ターンに類似した類似フラグパターンを検出するフラグ
相関検出回路と、フラグ相関検出回路で送信データ中か
ら類似フラグパターンが検出された場合は、類似フラグ
パターンの間にフラグパターンを挿入するフラグ挿入回
路とを備えたことを特徴とするデータ送信装置。
伝送するデータ通信装置のデータ送信装置において、送
信データから、フレーム境界を認識するためのフラグパ
ターンに類似した類似フラグパターンを検出するフラグ
相関検出回路と、フラグ相関検出回路で送信データ中か
ら類似フラグパターンが検出された場合は、類似フラグ
パターンの間にフラグパターンを挿入するフラグ挿入回
路とを備えたことを特徴とするデータ送信装置。
【００２２】〈構成３〉フレームで区切られたデータを
伝送するためのデータ送信装置とデータ受信装置とから
なるデータ通信装置において、データ送信装置は、送信
データから、フレーム境界を認識するためのフラグパタ
ーンに類似した類似フラグパターンを検出するフラグ相
関検出回路と、フラグ相関検出回路で送信データ中から
類似フラグパターンが検出された場合は、類似フラグパ
ターンの直後にフラグパターンを挿入するフラグ挿入回
路とを備え、データ受信装置は、受信データから、フラ
グパターンと類似フラグパターンを、フレーム境界を表
すパターンとして検出するフラグ相関検出回路と、フラ
グ相関検出回路で、連続してフレーム境界を表すパター
ンを検出した場合は、受信データから最後のパターンの
みを削除して出力するフラグ削除回路と、フラグ削除回
路の出力を、フレームで区切られたデータであると認識
して、データを出力するフレーム処理回路とを備えたこ
とを特徴とするデータ通信装置。
伝送するためのデータ送信装置とデータ受信装置とから
なるデータ通信装置において、データ送信装置は、送信
データから、フレーム境界を認識するためのフラグパタ
ーンに類似した類似フラグパターンを検出するフラグ相
関検出回路と、フラグ相関検出回路で送信データ中から
類似フラグパターンが検出された場合は、類似フラグパ
ターンの直後にフラグパターンを挿入するフラグ挿入回
路とを備え、データ受信装置は、受信データから、フラ
グパターンと類似フラグパターンを、フレーム境界を表
すパターンとして検出するフラグ相関検出回路と、フラ
グ相関検出回路で、連続してフレーム境界を表すパター
ンを検出した場合は、受信データから最後のパターンの
みを削除して出力するフラグ削除回路と、フラグ削除回
路の出力を、フレームで区切られたデータであると認識
して、データを出力するフレーム処理回路とを備えたこ
とを特徴とするデータ通信装置。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて詳細に説明する。
例を用いて詳細に説明する。
【００２４】《具体例１》具体例１は、データ送信装置
に関する具体例である。本具体例では、ＰＮフラグを用
いたデータ送信装置において、エミュレーションの発生
を検出する機能と、エミュレーションの発生を契機にＰ
Ｎフラグを挿入して多重化フレームを終結させる機能を
備え、エミュレーションによるデータ伝送誤りの影響を
低減させている。
に関する具体例である。本具体例では、ＰＮフラグを用
いたデータ送信装置において、エミュレーションの発生
を検出する機能と、エミュレーションの発生を契機にＰ
Ｎフラグを挿入して多重化フレームを終結させる機能を
備え、エミュレーションによるデータ伝送誤りの影響を
低減させている。
【００２５】〈構成〉図１は本発明の具体例１によるデ
ータ送信装置の構成図である。図の装置は、データ入力
端子１０、フレーム同期信号入力端子１１、フラグ相関
検出回路１２、ＯＲ回路１３、フレーム処理回路１４、
フラグ挿入回路１５、データ出力端子１６からなる。
ータ送信装置の構成図である。図の装置は、データ入力
端子１０、フレーム同期信号入力端子１１、フラグ相関
検出回路１２、ＯＲ回路１３、フレーム処理回路１４、
フラグ挿入回路１５、データ出力端子１６からなる。
【００２６】データ入力端子１０は、データが入力され
る端子、フレーム同期信号入力端子１１は、データのフ
レーム境界を示す同期信号が入力される入力端子であ
る。
る端子、フレーム同期信号入力端子１１は、データのフ
レーム境界を示す同期信号が入力される入力端子であ
る。
【００２７】フラグ相関検出回路１２は、フレーム処理
回路１４の出力データと、ＰＮフラグの相関値からＰＮ
フラグと類似したビットパターン（類似フラグパター
ン）を検出する機能を有している。ＯＲ回路１３は、フ
ラグ相関検出回路１２の出力と、フレーム同期信号入力
端子１１からのフレーム同期信号のＯＲ演算を行って、
新たにフレーム同期信号を生成する論理回路である。ま
た、フレーム処理回路１４は、ＯＲ回路１３の出力のフ
レーム同期信号に従い、フレーム単位の処理を行う回路
である。フラグ挿入回路１５は、ＯＲ回路１３の出力の
フレーム同期信号を元にして、データにＰＮフラグを挿
入する回路である。データ出力端子１６は、フラグ挿入
されたデータの出力端子である。
回路１４の出力データと、ＰＮフラグの相関値からＰＮ
フラグと類似したビットパターン（類似フラグパター
ン）を検出する機能を有している。ＯＲ回路１３は、フ
ラグ相関検出回路１２の出力と、フレーム同期信号入力
端子１１からのフレーム同期信号のＯＲ演算を行って、
新たにフレーム同期信号を生成する論理回路である。ま
た、フレーム処理回路１４は、ＯＲ回路１３の出力のフ
レーム同期信号に従い、フレーム単位の処理を行う回路
である。フラグ挿入回路１５は、ＯＲ回路１３の出力の
フレーム同期信号を元にして、データにＰＮフラグを挿
入する回路である。データ出力端子１６は、フラグ挿入
されたデータの出力端子である。
【００２８】この図１において、入力端子１１，１２は
データ生成等を行う上位の装置に接続され、出力端子１
６は伝送路インタフェース機能を有する下位の装置に接
続されることになる。
データ生成等を行う上位の装置に接続され、出力端子１
６は伝送路インタフェース機能を有する下位の装置に接
続されることになる。
【００２９】図６は具体例１の動作を示す説明図であ
る。データ入力端子１０からは、送信データがフレーム
単位に連続して入力される。また、フレーム同期信号入
力端子１１からは、データのフレーム境界を示すフレー
ム同期信号が入力される。このフレーム同期信号はデー
タ入力端子１０から入力されるデータのフレーム境界で
立ち上がりを持つパルス列である（図６（ａ））。
る。データ入力端子１０からは、送信データがフレーム
単位に連続して入力される。また、フレーム同期信号入
力端子１１からは、データのフレーム境界を示すフレー
ム同期信号が入力される。このフレーム同期信号はデー
タ入力端子１０から入力されるデータのフレーム境界で
立ち上がりを持つパルス列である（図６（ａ））。
【００３０】フレーム処理回路１４では、基本的にフレ
ーム同期信号に従ったフレーム単位の処理を行う。詳細
にはフレーム同期信号にフラグ相関検出回路１２出力の
エミュレーション検出パルスを加えた信号（図６
（ｄ））に従った処理を行う。フレーム単位の処理とし
ては、フレーム番号の付加や誤り検出符号の付加等が行
われる。図６（ｂ）ではフレーム番号を付加する場合を
示している。ここで太字のＰＮ系列としている部分がデ
ータ中の類似フラグパターンである。
ーム同期信号に従ったフレーム単位の処理を行う。詳細
にはフレーム同期信号にフラグ相関検出回路１２出力の
エミュレーション検出パルスを加えた信号（図６
（ｄ））に従った処理を行う。フレーム単位の処理とし
ては、フレーム番号の付加や誤り検出符号の付加等が行
われる。図６（ｂ）ではフレーム番号を付加する場合を
示している。ここで太字のＰＮ系列としている部分がデ
ータ中の類似フラグパターンである。
【００３１】フラグ相関検出回路１２では、フレーム処
理回路１４の出力のデータをシフトさせながらフラグパ
ターンとの相関値を計算する。ここで相関値の高い場
合、即ち、データ中にＰＮフラグに類似するパターンが
ある場合にエミュレーション検出パルスを出力する（図
６（ｃ））。
理回路１４の出力のデータをシフトさせながらフラグパ
ターンとの相関値を計算する。ここで相関値の高い場
合、即ち、データ中にＰＮフラグに類似するパターンが
ある場合にエミュレーション検出パルスを出力する（図
６（ｃ））。
【００３２】次にＯＲ回路１３では、フレーム同期信号
入力端子１１からのフレーム同期信号にフラグ相関検出
回路１２からのエミュレーション検出パルスを加えて、
新たなフレーム同期信号を生成する（図６（ｄ））。
入力端子１１からのフレーム同期信号にフラグ相関検出
回路１２からのエミュレーション検出パルスを加えて、
新たなフレーム同期信号を生成する（図６（ｄ））。
【００３３】フレーム処理回路１４では、前述の通り、
ＯＲ回路１３出力のフレーム同期信号に従ってフレーム
単位の処理を行う。
ＯＲ回路１３出力のフレーム同期信号に従ってフレーム
単位の処理を行う。
【００３４】フラグ挿入回路１５ではＯＲ回路１３出力
のフレーム同期信号に従ってＰＮフラグを挿入する（図
６（ｅ））。フラグ挿入されたデータは出力端子１７か
ら出力され、伝送路インタフェースを行う下位の装置へ
渡される。
のフレーム同期信号に従ってＰＮフラグを挿入する（図
６（ｅ））。フラグ挿入されたデータは出力端子１７か
ら出力され、伝送路インタフェースを行う下位の装置へ
渡される。
【００３５】〈効果〉従来の装置では、フラグエミュレ
ーションが発生するという問題があった。具体的には、
図５に示すようにフレーム内にフラグパターンが存在す
ると、フラグパターンから正しいフラグまでの間のデー
タが破棄されるという問題があった。
ーションが発生するという問題があった。具体的には、
図５に示すようにフレーム内にフラグパターンが存在す
ると、フラグパターンから正しいフラグまでの間のデー
タが破棄されるという問題があった。
【００３６】以上の問題に対し、具体例１のデータ送信
装置では、データにフラグを挿入してフレーム化する際
に、上位のデータ生成装置から入力されるフレーム境界
でフレーム化するだけでなく、エミュレーションが発生
するデータの直後にもフラグを挿入している。これによ
り、破棄されるデータをフラグパターンのみとすること
ができ、従来方法に比べ、エミュレーションの発生によ
る影響を低減することができる。
装置では、データにフラグを挿入してフレーム化する際
に、上位のデータ生成装置から入力されるフレーム境界
でフレーム化するだけでなく、エミュレーションが発生
するデータの直後にもフラグを挿入している。これによ
り、破棄されるデータをフラグパターンのみとすること
ができ、従来方法に比べ、エミュレーションの発生によ
る影響を低減することができる。
【００３７】《具体例２》具体例２は、ＰＮフラグを用
いたデータ受信装置に関するもので、具体例１のデータ
送信装置の対局に当たるものである。本具体例では、デ
ータ受信装置において、フラグパターンが検出された際
にその直後のデータを監視する機能と、直後のデータが
フラグパターンである場合に先に検出したフラグパター
ンをエミュレーションであると判断する機能を備えてい
る。これにより、受信装置でのエミュレーション検出を
可能にしたものである。
いたデータ受信装置に関するもので、具体例１のデータ
送信装置の対局に当たるものである。本具体例では、デ
ータ受信装置において、フラグパターンが検出された際
にその直後のデータを監視する機能と、直後のデータが
フラグパターンである場合に先に検出したフラグパター
ンをエミュレーションであると判断する機能を備えてい
る。これにより、受信装置でのエミュレーション検出を
可能にしたものである。
【００３８】〈構成〉図７は具体例２の構成図である。
図の装置は、データ入力端子２０、フラグ相関検出回路
２１、遅延回路２２、インバータ２３、ＡＮＤ回路２
４、遅延回路２５、フラグ削除回路２６、フレーム処理
回路２７、データ出力端子２８、フレーム同期信号出力
端子２９からなる。
図の装置は、データ入力端子２０、フラグ相関検出回路
２１、遅延回路２２、インバータ２３、ＡＮＤ回路２
４、遅延回路２５、フラグ削除回路２６、フレーム処理
回路２７、データ出力端子２８、フレーム同期信号出力
端子２９からなる。
【００３９】データ入力端子２０は、データが入力され
る入力端子である。フラグ相関検出回路２１は、データ
とＰＮフラグの相関値からＰＮフラグと類似したビット
パターンを検出する回路である。遅延回路２２は、フラ
グ相関検出回路２１の出力をフラグパターン長に相当す
る時間遅延させる回路である。
る入力端子である。フラグ相関検出回路２１は、データ
とＰＮフラグの相関値からＰＮフラグと類似したビット
パターンを検出する回路である。遅延回路２２は、フラ
グ相関検出回路２１の出力をフラグパターン長に相当す
る時間遅延させる回路である。
【００４０】インバータ２３は、フラグ相関検出回路２
１の出力を反転させるインバータ、ＡＮＤ回路２４は、
遅延回路２２の出力とインバータ２３出力のＡＮＤ演算
を行ってフレーム同期信号を生成する論理積回路、遅延
回路２５は、遅延回路２２と同じ遅延時間を持つ遅延回
路、フラグ削除回路２６はＡＮＤ回路２４出力のフレー
ム同期信号によって、データ入力端子２０からの入力デ
ータに含まれるフラグパターンを削除するフラグ削除回
路、フレーム処理回路２７はＡＮＤ回路２４出力のフレ
ーム同期信号を基準にフレーム単位の処理を行うフレー
ム処理回路、データ出力端子２８はフラグ削除されたデ
ータの出力端子、フレーム同期信号出力端子２９はフレ
ーム同期信号の出力端子である。
１の出力を反転させるインバータ、ＡＮＤ回路２４は、
遅延回路２２の出力とインバータ２３出力のＡＮＤ演算
を行ってフレーム同期信号を生成する論理積回路、遅延
回路２５は、遅延回路２２と同じ遅延時間を持つ遅延回
路、フラグ削除回路２６はＡＮＤ回路２４出力のフレー
ム同期信号によって、データ入力端子２０からの入力デ
ータに含まれるフラグパターンを削除するフラグ削除回
路、フレーム処理回路２７はＡＮＤ回路２４出力のフレ
ーム同期信号を基準にフレーム単位の処理を行うフレー
ム処理回路、データ出力端子２８はフラグ削除されたデ
ータの出力端子、フレーム同期信号出力端子２９はフレ
ーム同期信号の出力端子である。
【００４１】図示の装置において、データ入力端子２０
は、伝送路インタフェース機能を有する下位の装置に接
続され、データ出力端子２８およびフレーム同期信号出
力端子２９はデータ処理を行う上位の装置に接続される
ことになる。
は、伝送路インタフェース機能を有する下位の装置に接
続され、データ出力端子２８およびフレーム同期信号出
力端子２９はデータ処理を行う上位の装置に接続される
ことになる。
【００４２】〈動作〉図８は具体例２の動作を示す説明
図である。この図８は図６で示したデータ送信装置で生
成されたデータを受信した場合の動作を示している。
図である。この図８は図６で示したデータ送信装置で生
成されたデータを受信した場合の動作を示している。
【００４３】データ入力端子２０からは受信データが連
続して入力される（図８（ａ））。図８（ａ）において
ＰＮ系列と示している部分がフラグパターンである。こ
こで、太字で示されたＰＮ系列は、図６（ｂ）に示され
ているデータ中に存在するフラグパターンである。
続して入力される（図８（ａ））。図８（ａ）において
ＰＮ系列と示している部分がフラグパターンである。こ
こで、太字で示されたＰＮ系列は、図６（ｂ）に示され
ているデータ中に存在するフラグパターンである。
【００４４】最初にフラグ相関検出回路２１にて受信デ
ータをシフトさせながらフラグパターンとの相関値を求
める。ここで相関値の高い場合、即ちデータ中にＰＮフ
ラグに類似するパターンがある場合は、フラグ検出パル
スを出力する（図８（ｂ））フラグ検出パルスは遅延回
路２２とインバータ２３に入力される。
ータをシフトさせながらフラグパターンとの相関値を求
める。ここで相関値の高い場合、即ちデータ中にＰＮフ
ラグに類似するパターンがある場合は、フラグ検出パル
スを出力する（図８（ｂ））フラグ検出パルスは遅延回
路２２とインバータ２３に入力される。
【００４５】遅延回路２２、インバータ２３、ＡＮＤ回
路２４では、フラグ検出パルスが連続して発生した場合
に最後のフラグ検出パルスのみ選択して出力する機能を
実現する。つまり、フラグパターンが連続した場合、最
後のフラグパターンのみを有効なフラグと認識する機能
を実現する。以下、具体的な動作を説明する。
路２４では、フラグ検出パルスが連続して発生した場合
に最後のフラグ検出パルスのみ選択して出力する機能を
実現する。つまり、フラグパターンが連続した場合、最
後のフラグパターンのみを有効なフラグと認識する機能
を実現する。以下、具体的な動作を説明する。
【００４６】遅延回路２２では、フラグ検出パルスをフ
ラグパターン長に対応した時間だけ遅延させる（図８
（ｃ））。具体的にはフラグパターン長が２ｂｙｔｅな
ら、遅延回路２２では２ｂｙｔｅのデータの処理に要す
る時間分遅延させることになる。インバータ２３は、フ
ラグ検出パルスの論理レベルを反転させる（図８
（ｄ））。この信号はフラグ検出パルスをマスクする信
号となる。
ラグパターン長に対応した時間だけ遅延させる（図８
（ｃ））。具体的にはフラグパターン長が２ｂｙｔｅな
ら、遅延回路２２では２ｂｙｔｅのデータの処理に要す
る時間分遅延させることになる。インバータ２３は、フ
ラグ検出パルスの論理レベルを反転させる（図８
（ｄ））。この信号はフラグ検出パルスをマスクする信
号となる。
【００４７】ＡＮＤ回路２４では、遅延回路２２出力と
インバータ２３出力のＡＮＤ演算を行う（図８
（ｅ））。フラグ検出パルスが連続する場合、連続して
いる部分がマスクされ、最後のフラグ検出パルスのみフ
レーム同期信号としてＡＮＤ回路２４から出力されるこ
とになる。
インバータ２３出力のＡＮＤ演算を行う（図８
（ｅ））。フラグ検出パルスが連続する場合、連続して
いる部分がマスクされ、最後のフラグ検出パルスのみフ
レーム同期信号としてＡＮＤ回路２４から出力されるこ
とになる。
【００４８】以上のようにして生成されたフレーム同期
信号は、フラグ削除回路２６、フレーム処理回路２７に
入力されると共に、データ入力端子２０から出力され
る。
信号は、フラグ削除回路２６、フレーム処理回路２７に
入力されると共に、データ入力端子２０から出力され
る。
【００４９】遅延回路２５はデータ入力端子２０からの
データとフレーム同期信号との時間を合わせるための回
路で、遅延回路２２と同じ時間だけ入力データを遅延さ
せる（図８（ｆ））。
データとフレーム同期信号との時間を合わせるための回
路で、遅延回路２２と同じ時間だけ入力データを遅延さ
せる（図８（ｆ））。
【００５０】フラグ削除回路２６では、フレーム同期信
号に基づきフラグと判断されたデータを削除する（図８
（ｇ））。
号に基づきフラグと判断されたデータを削除する（図８
（ｇ））。
【００５１】フレーム処理回路２７では、フレーム同期
信号に基づき図１のフレーム処理回路１４に対応した処
理を行う。以上の処理で得られたデータはデータ出力端
子２８より出力され、データ処理を行う上位の装置に渡
される。
信号に基づき図１のフレーム処理回路１４に対応した処
理を行う。以上の処理で得られたデータはデータ出力端
子２８より出力され、データ処理を行う上位の装置に渡
される。
【００５２】〈効果〉送信側に具体例１のデータ送信装
置を使用し、受信側に図２に示す従来方法の受信装置を
用いた場合、エミュレーションの影響を低減することは
期待できるが、エミュレーションの原因となるフラグパ
ターン自身についてはフラグと誤認識され伝送すること
ができなかった。
置を使用し、受信側に図２に示す従来方法の受信装置を
用いた場合、エミュレーションの影響を低減することは
期待できるが、エミュレーションの原因となるフラグパ
ターン自身についてはフラグと誤認識され伝送すること
ができなかった。
【００５３】上記の問題は、具体例２のデータ受信装置
を用いることで解決される。具体例１の送信装置では、
エミュレーションの影響を低減するためにエミュレーシ
ョンの直後にＰＮフラグを挿入している。一方、具体例
２のデータ受信装置では、連続してフラグパターンが検
出された場合に、最初のフラグパターンをエミュレーシ
ョン、後のフラグパターンをフラグと判断している。つ
まり、具体例１の送信装置の対局として具体例２の受信
装置を用いることで、フラグパターンをエミュレーショ
ンとフラグに切り分けることができ、フラグパターン自
身を伝送できないという問題を解決している。
を用いることで解決される。具体例１の送信装置では、
エミュレーションの影響を低減するためにエミュレーシ
ョンの直後にＰＮフラグを挿入している。一方、具体例
２のデータ受信装置では、連続してフラグパターンが検
出された場合に、最初のフラグパターンをエミュレーシ
ョン、後のフラグパターンをフラグと判断している。つ
まり、具体例１の送信装置の対局として具体例２の受信
装置を用いることで、フラグパターンをエミュレーショ
ンとフラグに切り分けることができ、フラグパターン自
身を伝送できないという問題を解決している。
【００５４】《具体例３》具体例３は、具体例１のデー
タ送信装置において、エミュレーションが発生した場合
のフラグの挿入位置を、エミュレーションとなるフラグ
パターンの間にする機能を追加したものである。これに
より、エミュレーションとなるフラグパターンが分割さ
れ、エミュレーションの発生を防ぐことができる。
タ送信装置において、エミュレーションが発生した場合
のフラグの挿入位置を、エミュレーションとなるフラグ
パターンの間にする機能を追加したものである。これに
より、エミュレーションとなるフラグパターンが分割さ
れ、エミュレーションの発生を防ぐことができる。
【００５５】〈構成〉図９は具体例３のデータ送信装置
の構成図である。図の装置は、データ入力端子３０、フ
レーム同期信号入力端子３１、フレーム処理回路３２、
フラグ相関検出回路３３、遅延回路３４、ＯＲ回路３
５、遅延回路３６、フレーム処理回路３７、フラグ挿入
回路３８、データ出力端子３９からなる。
の構成図である。図の装置は、データ入力端子３０、フ
レーム同期信号入力端子３１、フレーム処理回路３２、
フラグ相関検出回路３３、遅延回路３４、ＯＲ回路３
５、遅延回路３６、フレーム処理回路３７、フラグ挿入
回路３８、データ出力端子３９からなる。
【００５６】具体例３のデータ送信装置は、具体例１の
構成に対し、フレーム処理回路３２、遅延回路３４、３
６が追加された点が異なる。
構成に対し、フレーム処理回路３２、遅延回路３４、３
６が追加された点が異なる。
【００５７】フレーム処理回路３２は、データ入力端子
３０からの入力データを、フレーム同期信号入力端子３
１からのフレーム同期信号を元にフレーム単位の処理を
行う回路である。また、遅延回路３４は、フレーム同期
信号入力端子３１からのフレーム同期信号をフラグパタ
ーンより短い時間遅延させる遅延回路、遅延回路３６
は、データ入力端子３０からの入力データを遅延回路３
４と同じ時間遅延させる遅延回路である。
３０からの入力データを、フレーム同期信号入力端子３
１からのフレーム同期信号を元にフレーム単位の処理を
行う回路である。また、遅延回路３４は、フレーム同期
信号入力端子３１からのフレーム同期信号をフラグパタ
ーンより短い時間遅延させる遅延回路、遅延回路３６
は、データ入力端子３０からの入力データを遅延回路３
４と同じ時間遅延させる遅延回路である。
【００５８】また、フラグ相関検出回路３３、ＯＲ回路
３５およびフレーム処理回路３７の構成は具体例１のフ
ラグ相関検出回路１２、ＯＲ回路１３およびフレーム処
理回路１４と同様であるが、入力するデータが異なって
いる。即ち、具体例３では、フラグ相関検出回路３３の
入力はフレーム処理回路３２の出力が接続され、ＯＲ回
路３５の入力は、フラグ相関検出回路３３の出力と遅延
回路３４の出力が接続されている。更に、フレーム処理
回路３７の入力側は遅延回路３６を介してデータ入力端
子３０に接続されるようになっている。
３５およびフレーム処理回路３７の構成は具体例１のフ
ラグ相関検出回路１２、ＯＲ回路１３およびフレーム処
理回路１４と同様であるが、入力するデータが異なって
いる。即ち、具体例３では、フラグ相関検出回路３３の
入力はフレーム処理回路３２の出力が接続され、ＯＲ回
路３５の入力は、フラグ相関検出回路３３の出力と遅延
回路３４の出力が接続されている。更に、フレーム処理
回路３７の入力側は遅延回路３６を介してデータ入力端
子３０に接続されるようになっている。
【００５９】フラグ挿入回路３８およびデータ出力端子
３９の構成は、具体例１におけるフラグ挿入回路１５と
データ出力端子１６と同様である。
３９の構成は、具体例１におけるフラグ挿入回路１５と
データ出力端子１６と同様である。
【００６０】図示の装置においても、具体例１と同様
に、データ入力端子３０、フレーム同期信号入力端子３
１はデータ生成等を行う上位の装置に接続され、データ
出力端子３９は伝送路インタフェース機能を有する下位
の装置に接続されることになる。
に、データ入力端子３０、フレーム同期信号入力端子３
１はデータ生成等を行う上位の装置に接続され、データ
出力端子３９は伝送路インタフェース機能を有する下位
の装置に接続されることになる。
【００６１】〈動作〉図１０は具体例３の動作を示す説
明図である。データ入力端子３０からは送信データがフ
レーム単位に連続して入力される。一方、フレーム同期
信号入力端子３１からはデータのフレーム境界を示すフ
レーム同期信号が入力される。フレーム同期信号はデー
タ入力端子１０から入力されるデータのフレーム境界で
立ち上がりを持つパルス列である（図１０（ａ））。
明図である。データ入力端子３０からは送信データがフ
レーム単位に連続して入力される。一方、フレーム同期
信号入力端子３１からはデータのフレーム境界を示すフ
レーム同期信号が入力される。フレーム同期信号はデー
タ入力端子１０から入力されるデータのフレーム境界で
立ち上がりを持つパルス列である（図１０（ａ））。
【００６２】フレーム処理回路３２ではフレーム同期信
号入力端子３１からのフレーム同期信号に従ったフレー
ム単位の処理を行う。フレーム単位の処理には、入力デ
ータに対し、フレーム番号の付加や誤り検出符号の付加
等がある。図１０（ｂ）ではフレーム番号を付加する場
合を示している。ここで太字のＰＮ系列としている部分
がデータ中の類似フラグパターンである。
号入力端子３１からのフレーム同期信号に従ったフレー
ム単位の処理を行う。フレーム単位の処理には、入力デ
ータに対し、フレーム番号の付加や誤り検出符号の付加
等がある。図１０（ｂ）ではフレーム番号を付加する場
合を示している。ここで太字のＰＮ系列としている部分
がデータ中の類似フラグパターンである。
【００６３】フラグ相関検出回路３３では、フレーム処
理回路３２出力のデータをシフトさせながらフラグパタ
ーンとの相関値を計算する。ここで相関値の高い場合、
即ちデータ中にＰＮフラグに類似するパターンがある場
合にエミュレーション検出パルスを出力する（図１０
（ｃ））。
理回路３２出力のデータをシフトさせながらフラグパタ
ーンとの相関値を計算する。ここで相関値の高い場合、
即ちデータ中にＰＮフラグに類似するパターンがある場
合にエミュレーション検出パルスを出力する（図１０
（ｃ））。
【００６４】遅延回路３４では、フレーム同期信号入力
端子３１からのフレーム同期信号をフラグパターン長よ
りも短い時間で遅延させる（図１０（ｄ））。この回路
は遅延回路３６出力の遅延した入力データにフレーム同
期信号を同期させる目的で動作する。
端子３１からのフレーム同期信号をフラグパターン長よ
りも短い時間で遅延させる（図１０（ｄ））。この回路
は遅延回路３６出力の遅延した入力データにフレーム同
期信号を同期させる目的で動作する。
【００６５】ＯＲ回路３５では、遅延回路３４出力の遅
延したフレーム同期信号にフラグ相関検出回路３３から
のエミュレーション検出パルスを加えて、新たなフレー
ム同期信号を生成する（図１０（ｅ））。
延したフレーム同期信号にフラグ相関検出回路３３から
のエミュレーション検出パルスを加えて、新たなフレー
ム同期信号を生成する（図１０（ｅ））。
【００６６】遅延回路３６では、データ入力端子３０か
らの入力データをフラグパターン長よりも短い時間で遅
延させる。この遅延回路は、エミュレーション検出パル
スによるＰＮフラグの挿入をフラグパターンの間で行え
るように、入力データをずらす役割を持っている。
らの入力データをフラグパターン長よりも短い時間で遅
延させる。この遅延回路は、エミュレーション検出パル
スによるＰＮフラグの挿入をフラグパターンの間で行え
るように、入力データをずらす役割を持っている。
【００６７】フレーム処理回路３７では、遅延回路３６
の出力データに対しフレーム処理回路３２と同様の処理
を行う。ここでは、フレーム同期信号としてＯＲ回路３
５の出力、即ち、フラグ相関検出回路３３出力のエミュ
レーション検出パルスを加えられた同期信号（図１０
（ｅ））に従った処理を行う（図１０（ｆ））。
の出力データに対しフレーム処理回路３２と同様の処理
を行う。ここでは、フレーム同期信号としてＯＲ回路３
５の出力、即ち、フラグ相関検出回路３３出力のエミュ
レーション検出パルスを加えられた同期信号（図１０
（ｅ））に従った処理を行う（図１０（ｆ））。
【００６８】遅延回路３６により入力データがフラグパ
ターンより短い時間で遅延しているため、フレーム処理
回路３７出力ではデータ中のフラグパターンが二つのフ
レームに分割される。
ターンより短い時間で遅延しているため、フレーム処理
回路３７出力ではデータ中のフラグパターンが二つのフ
レームに分割される。
【００６９】フラグ挿入回路３８ではＯＲ回路３５出力
のフレーム同期信号に従ってＰＮフラグを挿入する（図
１０（ｇ））。フレーム処理回路３７と同様に、エミュ
レーション検出パルスによるＰＮフラグの挿入は、エミ
ュレーションの原因となるフラグパターンの途中で行わ
れることになる。一方、フレーム同期信号入力端子３１
からの入力フレーム同期信号によるフラグ挿入は、入力
フレーム同期信号が遅延回路３４で遅延回路３６と同じ
時間遅延しているため、上位データ処理装置で決定した
フレーム境界で行われる。
のフレーム同期信号に従ってＰＮフラグを挿入する（図
１０（ｇ））。フレーム処理回路３７と同様に、エミュ
レーション検出パルスによるＰＮフラグの挿入は、エミ
ュレーションの原因となるフラグパターンの途中で行わ
れることになる。一方、フレーム同期信号入力端子３１
からの入力フレーム同期信号によるフラグ挿入は、入力
フレーム同期信号が遅延回路３４で遅延回路３６と同じ
時間遅延しているため、上位データ処理装置で決定した
フレーム境界で行われる。
【００７０】以上のようにしてフラグ挿入されたデータ
はデータ出力端子３９から出力され、伝送路インタフェ
ースを行う下位の装置へ渡される。
はデータ出力端子３９から出力され、伝送路インタフェ
ースを行う下位の装置へ渡される。
【００７１】〈効果〉具体例１では、エミュレーション
が発生するデータの直後にフラグを挿入することで、従
来方法の問題を低減していた。具体例３では、エミュレ
ーションの原因となるデータ中のフラグと類似したパタ
ーンをフラグによって二つのフレームに分割されるよう
に動作する。これにより、データ中にフラグと類似する
パターンが存在しなくなるため、エミュレーション自体
の発生を防ぐことができる。
が発生するデータの直後にフラグを挿入することで、従
来方法の問題を低減していた。具体例３では、エミュレ
ーションの原因となるデータ中のフラグと類似したパタ
ーンをフラグによって二つのフレームに分割されるよう
に動作する。これにより、データ中にフラグと類似する
パターンが存在しなくなるため、エミュレーション自体
の発生を防ぐことができる。
【図１】本発明の具体例１によるデータ送信装置の構成
図である。
図である。
【図２】従来のデータ送信装置および受信装置の構成図
である。
である。
【図３】従来のデータ送信装置および受信装置の動作を
示す説明図である。
示す説明図である。
【図４】フラグ相関検出回路の動作を示す説明図であ
る。
る。
【図５】従来のデータ通信装置の課題を示す説明図であ
る。
る。
【図６】本発明の具体例１によるデータ送信装置の動作
を示す説明図である。
を示す説明図である。
【図７】本発明の具体例２によるデータ受信装置の構成
図である。
図である。
【図８】本発明の具体例２によるデータ受信装置の動作
を示す説明図である。
を示す説明図である。
【図９】本発明の具体例３によるデータ送信装置の構成
図である。
図である。
【図１０】本発明の具体例３によるデータ送信装置の動
作を示す説明図である。
作を示す説明図である。
１２、２１、３３ フラグ相関検出回路 １５、３８ フラグ挿入回路 ２６ フラグ削除回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K014 FA10 GA04 5K028 AA14 DD01 DD02 MM16 NN01 NN05 NN08 NN22 NN44 5K047 AA04 CC01 GG34 HH01 HH15 HH32 KK00 MM02 MM13 MM53
Claims (3)
- 【請求項１】 フレームで区切られたデータを伝送する
データ通信装置のデータ送信装置において、 送信データから、前記フレーム境界を認識するためのフ
ラグパターンに類似した類似フラグパターンを検出する
フラグ相関検出回路と、 前記フラグ相関検出回路で送信データ中から前記類似フ
ラグパターンが検出された場合は、当該類似フラグパタ
ーンの直後に前記フラグパターンを挿入するフラグ挿入
回路とを備えたことを特徴とするデータ送信装置。 - 【請求項２】 フレームで区切られたデータを伝送する
データ通信装置のデータ送信装置において、 送信データから、前記フレーム境界を認識するためのフ
ラグパターンに類似した類似フラグパターンを検出する
フラグ相関検出回路と、 前記フラグ相関検出回路で送信データ中から前記類似フ
ラグパターンが検出された場合は、当該類似フラグパタ
ーンの間に前記フラグパターンを挿入するフラグ挿入回
路とを備えたことを特徴とするデータ送信装置。 - 【請求項３】 フレームで区切られたデータを伝送する
ためのデータ送信装置とデータ受信装置とからなるデー
タ通信装置において、 前記データ送信装置は、 送信データから、前記フレーム境界を認識するためのフ
ラグパターンに類似した類似フラグパターンを検出する
フラグ相関検出回路と、 前記フラグ相関検出回路で送信データ中から前記類似フ
ラグパターンが検出された場合は、当該類似フラグパタ
ーンの直後に前記フラグパターンを挿入するフラグ挿入
回路とを備え、 前記データ受信装置は、 受信データから、前記フラグパターンと前記類似フラグ
パターンを、フレーム境界を表すパターンとして検出す
るフラグ相関検出回路と、 前記フラグ相関検出回路で、連続して前記フレーム境界
を表すパターンを検出した場合は、前記受信データから
最後のパターンのみを削除して出力するフラグ削除回路
と、 前記フラグ削除回路の出力を、前記フレームで区切られ
たデータであると認識して、当該データを出力するフレ
ーム処理回路とを備えたことを特徴とするデータ通信装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30182798A JP3209515B2 (ja) | 1998-10-23 | 1998-10-23 | データ送信装置およびデータ通信装置 |
| US09/276,116 US6516003B1 (en) | 1998-10-23 | 1999-03-25 | Data communication apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30182798A JP3209515B2 (ja) | 1998-10-23 | 1998-10-23 | データ送信装置およびデータ通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000134190A true JP2000134190A (ja) | 2000-05-12 |
| JP3209515B2 JP3209515B2 (ja) | 2001-09-17 |
Family
ID=17901646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30182798A Expired - Fee Related JP3209515B2 (ja) | 1998-10-23 | 1998-10-23 | データ送信装置およびデータ通信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6516003B1 (ja) |
| JP (1) | JP3209515B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101394286B (zh) * | 2000-12-26 | 2011-03-30 | 日本电气株式会社 | 通用组帧程序帧的传送设备与方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4118536B2 (ja) * | 2001-07-03 | 2008-07-16 | 株式会社東芝 | クロック遅延設定方法 |
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|---|---|---|---|---|
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