JP2902102B2 - デジタル通信網のストップビット調整装置 - Google Patents
デジタル通信網のストップビット調整装置Info
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- JP2902102B2 JP2902102B2 JP2316341A JP31634190A JP2902102B2 JP 2902102 B2 JP2902102 B2 JP 2902102B2 JP 2316341 A JP2316341 A JP 2316341A JP 31634190 A JP31634190 A JP 31634190A JP 2902102 B2 JP2902102 B2 JP 2902102B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、調歩同期でデジタルデータ公衆通信網（IS
DN）を利用する際、位相調整をするためにストップビッ
トを間引き、それを受けた受信側で簡単にストップビッ
トを再生する方式のストップビット調整回路に関する。
DN）を利用する際、位相調整をするためにストップビッ
トを間引き、それを受けた受信側で簡単にストップビッ
トを再生する方式のストップビット調整回路に関する。
ストップビットを間引く方式は、従来、フレーミング
エラーが発生するために許されないという課題がある。
エラーが発生するために許されないという課題がある。
しかしデジタルデータ公衆通信網（Intergrated Serv
ices Digital Network,ISDN）の出現によりデジタル化
が進み、調歩式データのような非同期で動くデータをIS
DN等に利用した場合、速度偏差により送り側は位相調整
を行うためにストップビットを間引く場合が発生した。
ices Digital Network,ISDN）の出現によりデジタル化
が進み、調歩式データのような非同期で動くデータをIS
DN等に利用した場合、速度偏差により送り側は位相調整
を行うためにストップビットを間引く場合が発生した。
ストップビットが間引かれたかどうかは相手側には判
断できないため、そのまま受信するとフレーミングエラ
ーとなりデータを正しく受けられないことがある。
断できないため、そのまま受信するとフレーミングエラ
ーとなりデータを正しく受けられないことがある。
本発明の目的は、受信シリアルデータのストップビッ
トの監視及びストップビットを付加する機能並びにスト
ップビットを付加することにより発生する遅延を吸収す
る機能を簡単に実現することにより、調歩データもデジ
タルデータ公衆通信網を利用できるようにすることであ
る。
トの監視及びストップビットを付加する機能並びにスト
ップビットを付加することにより発生する遅延を吸収す
る機能を簡単に実現することにより、調歩データもデジ
タルデータ公衆通信網を利用できるようにすることであ
る。
本発明の請求項１に係るデジタル通信網のストップビ
ット調整装置は、デジタル通信網において、受信したデ
ータの中でスタートビットが含まれているかどうかを監
視するスタートビット監視手段と、該スタートビット監
視手段でスタートビットが含まれていると検知された場
合に、スタートビット検知時点よりカウントアップを行
い、ストップビットが検知されるべき時点においてデー
タがＨレベルかＬレベルかのチェックを行う手段と、前
記チェックの結果に基づき受信バッファの出力のクロッ
ク受信を止めるか、または１クロック分データの挿入を
行うストップビット監視手段と、前記ストップビットが
検知されるべき時点にストップビットが検知されない場
合、１クロック分ストップビットを付加するストップビ
ット調整クロック発生部とより構成される。
ット調整装置は、デジタル通信網において、受信したデ
ータの中でスタートビットが含まれているかどうかを監
視するスタートビット監視手段と、該スタートビット監
視手段でスタートビットが含まれていると検知された場
合に、スタートビット検知時点よりカウントアップを行
い、ストップビットが検知されるべき時点においてデー
タがＨレベルかＬレベルかのチェックを行う手段と、前
記チェックの結果に基づき受信バッファの出力のクロッ
ク受信を止めるか、または１クロック分データの挿入を
行うストップビット監視手段と、前記ストップビットが
検知されるべき時点にストップビットが検知されない場
合、１クロック分ストップビットを付加するストップビ
ット調整クロック発生部とより構成される。
また、本発明の請求項２に係るデジタル通信網のスト
ップビット調整装置は、前記ストップビットが検知され
るべき時点にストップビットが検知されない場合にブレ
ーク検出を行い、ブレーク検出が続いた場合、ストップ
ビットの付加を行わない指示を出力するブレーク信号監
視手段を備えてなるものである。
ップビット調整装置は、前記ストップビットが検知され
るべき時点にストップビットが検知されない場合にブレ
ーク検出を行い、ブレーク検出が続いた場合、ストップ
ビットの付加を行わない指示を出力するブレーク信号監
視手段を備えてなるものである。
これら構成は、本発明の実施例において、図示のよう
に受信シリアルデータＨを入力しスタートビットを監視
するスタートビット監視部Ａと、受信データの調歩デー
タ長を設定しラッチする調歩データセットラッチ部Ｂ
と、スタートビットを検知して調歩データ長をスタート
ビットからカウントアップしストップビットを監視スト
ップビット目にデータがＨレベルかＬレベルかのチェッ
クを行いＨレベルならそのまま受信し,Lレベルならば受
信バッファ手段の１クロック受信を止める指示を行い,1
クロック分Ｈレベルの挿入を指示するストップビット監
視部Ｃと、ブレーク検出を行いブレーク検出を行いブレ
ーク信号がこないことを確認し、調歩データ長にブレー
ク信号が続いた場合ストップビットの付加を禁止するブ
レーク信号監視部Ｄと、ストップビットがない場合１ク
ロック分サンプリングを止めるストップビット調整クロ
ックを得るストップビット調整クロック発生部Ｅと、ス
トップビットがない場合１クロック分マーク極性を出力
しストップビットを付加して受信データ処理装置への受
信データＩを調整する調歩データ補正回路Ｆと１ビット
挿入による送．受信の時間的なずれを調整する受信バッ
ファＧよりなる構成としたものである。
に受信シリアルデータＨを入力しスタートビットを監視
するスタートビット監視部Ａと、受信データの調歩デー
タ長を設定しラッチする調歩データセットラッチ部Ｂ
と、スタートビットを検知して調歩データ長をスタート
ビットからカウントアップしストップビットを監視スト
ップビット目にデータがＨレベルかＬレベルかのチェッ
クを行いＨレベルならそのまま受信し,Lレベルならば受
信バッファ手段の１クロック受信を止める指示を行い,1
クロック分Ｈレベルの挿入を指示するストップビット監
視部Ｃと、ブレーク検出を行いブレーク検出を行いブレ
ーク信号がこないことを確認し、調歩データ長にブレー
ク信号が続いた場合ストップビットの付加を禁止するブ
レーク信号監視部Ｄと、ストップビットがない場合１ク
ロック分サンプリングを止めるストップビット調整クロ
ックを得るストップビット調整クロック発生部Ｅと、ス
トップビットがない場合１クロック分マーク極性を出力
しストップビットを付加して受信データ処理装置への受
信データＩを調整する調歩データ補正回路Ｆと１ビット
挿入による送．受信の時間的なずれを調整する受信バッ
ファＧよりなる構成としたものである。
受信シリアルデータＨがスタートビット監視部Ａに入
力されてラッチされＬ極性を監視しカウント開始を始め
る。受信データの調歩データ長が調歩データセットラッ
チ部Ｂにより設定されラッチされる。この調歩データ長
はストップビット制御部Ｃに入力されてスタートビット
からカウントアップされ、ストップビットが監視されて
ストップビット目にデータがＨレベルかＬレベルかのチ
ェックが行われ、Ｈレベルならそのまま受信され、Ｌレ
ベルならばストップ調整クロック発生部Ｅの１クロック
受信が止められ、調歩補正回路Ｆにより１クロック分Ｈ
レベルが挿入される。この時１ビットの挿入により受信
シリアルデータＨと受信データＩに時間的ずれが生じる
が受信バッファＧにより吸収される。
力されてラッチされＬ極性を監視しカウント開始を始め
る。受信データの調歩データ長が調歩データセットラッ
チ部Ｂにより設定されラッチされる。この調歩データ長
はストップビット制御部Ｃに入力されてスタートビット
からカウントアップされ、ストップビットが監視されて
ストップビット目にデータがＨレベルかＬレベルかのチ
ェックが行われ、Ｈレベルならそのまま受信され、Ｌレ
ベルならばストップ調整クロック発生部Ｅの１クロック
受信が止められ、調歩補正回路Ｆにより１クロック分Ｈ
レベルが挿入される。この時１ビットの挿入により受信
シリアルデータＨと受信データＩに時間的ずれが生じる
が受信バッファＧにより吸収される。
ブレーク信号監視部Ｄによりブレーク検出が行われブ
レーク信号がこないことを確認し、ブレーク信号の場合
最初のデータ長はストップビット挿入指示がストップビ
ット調整クロック発生部Ｅへ出される。その後、調歩デ
ータ長にブレーク信号が続いた場合、ストップビット付
加が禁止される。ストップビットがない場合１クロック
分サンプリングがストップビット調整クロック発生部Ｅ
により止められ、ストップビット調整クロックが得られ
る。
レーク信号がこないことを確認し、ブレーク信号の場合
最初のデータ長はストップビット挿入指示がストップビ
ット調整クロック発生部Ｅへ出される。その後、調歩デ
ータ長にブレーク信号が続いた場合、ストップビット付
加が禁止される。ストップビットがない場合１クロック
分サンプリングがストップビット調整クロック発生部Ｅ
により止められ、ストップビット調整クロックが得られ
る。
ストップビットがない場合、１クロック分マーク極性
が調歩データ補正回路Ｆにより出力され、ストップビッ
トが付加されて処理挿入へのデータが送，受信の時間的
なずれが調整されることになる。かくして受信データの
ストップビットの監視及びストップビットを付加する機
能並びにストップビットを付加することにより発生する
遅延を吸収する機能を簡単に実現することができ、調歩
データもデジタルデータ公衆通信網を利用することがで
きる。
が調歩データ補正回路Ｆにより出力され、ストップビッ
トが付加されて処理挿入へのデータが送，受信の時間的
なずれが調整されることになる。かくして受信データの
ストップビットの監視及びストップビットを付加する機
能並びにストップビットを付加することにより発生する
遅延を吸収する機能を簡単に実現することができ、調歩
データもデジタルデータ公衆通信網を利用することがで
きる。
以下図面に基づいて本発明の実施例を説明する。
第１図は本発明回路を適用した通信回線の構成例を示
す接続図である。調歩データをディジタル公衆網回線
（ISCN等）に利用した場合、速度偏差により送り側はス
トップビットを間引くことがある。このストップビット
を間引いたデータを受けると受信側においてフレーミン
グエラーが発生し、データを正しく受けられないことが
あるため、第１図示のように国際電信電話諮問委員会
（CITT）勧告I.463規定による回路１と、ユニバーサル
アシンクロナスレシーバトランスミッタ２との間に、本
発明回路３を接続し、当該回路３にシリアルデータＨを
入力し、これより出力する受信調歩データＩをレシーバ
トランスミッタ２の受信部で受信する回路構成と、本発
明回路３によりストップビットを挿入し、また挿入する
ことにより発生する遅延を吸収するものである。
す接続図である。調歩データをディジタル公衆網回線
（ISCN等）に利用した場合、速度偏差により送り側はス
トップビットを間引くことがある。このストップビット
を間引いたデータを受けると受信側においてフレーミン
グエラーが発生し、データを正しく受けられないことが
あるため、第１図示のように国際電信電話諮問委員会
（CITT）勧告I.463規定による回路１と、ユニバーサル
アシンクロナスレシーバトランスミッタ２との間に、本
発明回路３を接続し、当該回路３にシリアルデータＨを
入力し、これより出力する受信調歩データＩをレシーバ
トランスミッタ２の受信部で受信する回路構成と、本発
明回路３によりストップビットを挿入し、また挿入する
ことにより発生する遅延を吸収するものである。
第２図は本発明回路の一実施例の構成を示す接続図で
ある。第２図中Ａは第３図示の受信シリアルデータＨを
ラッチしスタートビットSTを監視するスタートビット監
視部、Ｂは調歩データを設定しラッチする調歩データセ
ットラッチ部で下表のいずれかとなる。
ある。第２図中Ａは第３図示の受信シリアルデータＨを
ラッチしスタートビットSTを監視するスタートビット監
視部、Ｂは調歩データを設定しラッチする調歩データセ
ットラッチ部で下表のいずれかとなる。
この設定値がラッチされる。
ここで、ストップビット長１と１ビット分の長さ、同
じく２とは２ビット分の長さを示し、その他の調歩デー
タ長についても、設定値についても全く同様である。ス
トップビット長2,調歩データ長８または７の場合、スト
ップビットが１つ間引かれても受信側には影響しない。
本実施例の場合、調歩データ長セットラッチ部Ｂは動作
しない。
じく２とは２ビット分の長さを示し、その他の調歩デー
タ長についても、設定値についても全く同様である。ス
トップビット長2,調歩データ長８または７の場合、スト
ップビットが１つ間引かれても受信側には影響しない。
本実施例の場合、調歩データ長セットラッチ部Ｂは動作
しない。
Ｊはスタートビット監視部ＡへのスタートビットST入
力時にスタート開始部Ｋによりクロック発生を開始しク
ロックを出力するサンプリングクロック発生部である
（第３図参照）。データ間のマーク極性時はクロックは
発生しない。
力時にスタート開始部Ｋによりクロック発生を開始しク
ロックを出力するサンプリングクロック発生部である
（第３図参照）。データ間のマーク極性時はクロックは
発生しない。
Ｃは第３図示のスタートビットSTを検知して調歩デー
タ長をスタートビットからカウントアップし、ストップ
ビットSPを監視しストップビット目にデータがＨレベル
かＬレベルかのチェックを行い、Ｈレベルならそのまま
受信し、Ｌレベルならば１クロック受信を止める指示を
ストップビット調整クロック発生部Ｅへ送るストップビ
ット監視部である。
タ長をスタートビットからカウントアップし、ストップ
ビットSPを監視しストップビット目にデータがＨレベル
かＬレベルかのチェックを行い、Ｈレベルならそのまま
受信し、Ｌレベルならば１クロック受信を止める指示を
ストップビット調整クロック発生部Ｅへ送るストップビ
ット監視部である。
Ｄはブレーク検出を行いブレーク信号がきていないこ
とを確認し、調歩データ長にブレーク信号が続いた場
合、ストップビットの付加を禁止するブレーク信号監視
部である。
とを確認し、調歩データ長にブレーク信号が続いた場
合、ストップビットの付加を禁止するブレーク信号監視
部である。
Ｅはストップビットがない場合、１クロック分サンプ
リングを止め、受信データ部に次のスタートビットを１
クロック分遅らせるストップビット調整クロックを得る
ストップビット調整クロック発生部である。
リングを止め、受信データ部に次のスタートビットを１
クロック分遅らせるストップビット調整クロックを得る
ストップビット調整クロック発生部である。
Ｆはストップビットがない場合、１クロック分マーク
極性を出力し、正常なデータとして取り扱う調歩データ
補正回路であり、これより受信データＩを出力する（第
３図参照）。
極性を出力し、正常なデータとして取り扱う調歩データ
補正回路であり、これより受信データＩを出力する（第
３図参照）。
Ｇは１ビットのデータ挿入による送，受信のデータを
時間的なずれを吸収する受信バッファである（第３図参
照）。
時間的なずれを吸収する受信バッファである（第３図参
照）。
第３図を用いて本実施例の作用を説明すると、受信シ
リアルデータＨスタートビット監視部Ａに入力されてラ
ッチされＬ極性を監視し、カウント開始を始める。受信
データの調歩データ長が調歩データセットラッチ部Ｂに
より設定されラッチされる。この調歩データ長はストッ
プビット制御部Ｃに入力されてスタートビットからカウ
ントアップされ、ストップビットが監視されてストップ
ビット目にデータがＨレベルかＬレベルかのチェックが
行われ、Ｈレベルならそのまま受信され、Ｌレベルなら
ばストップ調整クロック発生部Ｅの１クロック受信が止
められ、調歩補正回路Ｆにより１クロック分Ｈレベルが
挿入される。この時１ビットの挿入により受信シリアル
データＨと受信データＩに時間的ずれが生じるが受信バ
ッファＧにより吸収される。
リアルデータＨスタートビット監視部Ａに入力されてラ
ッチされＬ極性を監視し、カウント開始を始める。受信
データの調歩データ長が調歩データセットラッチ部Ｂに
より設定されラッチされる。この調歩データ長はストッ
プビット制御部Ｃに入力されてスタートビットからカウ
ントアップされ、ストップビットが監視されてストップ
ビット目にデータがＨレベルかＬレベルかのチェックが
行われ、Ｈレベルならそのまま受信され、Ｌレベルなら
ばストップ調整クロック発生部Ｅの１クロック受信が止
められ、調歩補正回路Ｆにより１クロック分Ｈレベルが
挿入される。この時１ビットの挿入により受信シリアル
データＨと受信データＩに時間的ずれが生じるが受信バ
ッファＧにより吸収される。
ブレーク信号監視部Ｄによりブレーク信号検出が行わ
れブレーク信号がこないことを確認し、ブレーク信号の
場合最初のデータ長はストップビット挿入指示がストッ
プビット調整クロック発生部Ｅへ出される。その後、調
歩データ長にブレーク信号が続いた場合、ストップビッ
ト付加が禁止される。ストップビットがない場合１クロ
ック分サンプリングがストップビット調整クロック発生
部Ｅにより止められ、ストップビット調整クロックが得
られる。
れブレーク信号がこないことを確認し、ブレーク信号の
場合最初のデータ長はストップビット挿入指示がストッ
プビット調整クロック発生部Ｅへ出される。その後、調
歩データ長にブレーク信号が続いた場合、ストップビッ
ト付加が禁止される。ストップビットがない場合１クロ
ック分サンプリングがストップビット調整クロック発生
部Ｅにより止められ、ストップビット調整クロックが得
られる。
ストップビットがない場合、１クロック分マーク極性
が調歩データ補正回路Ｆにより出力され、ストップビッ
トが付加されてデータが送，受信の時間的なずれが調整
されることになる。
が調歩データ補正回路Ｆにより出力され、ストップビッ
トが付加されてデータが送，受信の時間的なずれが調整
されることになる。
受信シリアルデータＨの入力はスタートビットSTか
ら、調歩データ長設定値のストップビットSPまで受信バ
ッファＧへ入力され、ストップからスタートまでのマー
ク極性は入力されない。これは、ビット挿入遅延を吸収
するためで間引かれたストップビット数分マーク極性の
時間を削除する（第４図参照）。
ら、調歩データ長設定値のストップビットSPまで受信バ
ッファＧへ入力され、ストップからスタートまでのマー
ク極性は入力されない。これは、ビット挿入遅延を吸収
するためで間引かれたストップビット数分マーク極性の
時間を削除する（第４図参照）。
かくして受信データのストップビットの監視及びスト
ップビットを付加する機能並びにストップビットを付加
することにより発生する遅延を吸収する機能を簡単に実
現することができ、調歩データもデジタルデータ公衆通
信網を利用することができる。
ップビットを付加する機能並びにストップビットを付加
することにより発生する遅延を吸収する機能を簡単に実
現することができ、調歩データもデジタルデータ公衆通
信網を利用することができる。
即ち、調歩同期でデジタルデータ公衆通信枚を利用す
る際、位相調整をするためにストップビットを間引き、
それを受けた受信側で簡単にストップビットを再生でき
る。
る際、位相調整をするためにストップビットを間引き、
それを受けた受信側で簡単にストップビットを再生でき
る。
上述のように本発明によれば、調歩式デジタルデータ
公衆通信網で利用できる他、コミュニケーションを行う
際、位相ずれが生じないばかりでなく、ストップビット
の監視を行うためフレーミングエラーを生じない等の効
果を奏する。
公衆通信網で利用できる他、コミュニケーションを行う
際、位相ずれが生じないばかりでなく、ストップビット
の監視を行うためフレーミングエラーを生じない等の効
果を奏する。
第１図は本発明回路を適用した通信回線の構成例を示す
接続図、第２図は本発明回路の一実施例の構成を示す接
続図、第３図はその各部の作用説明図、第４図は同じく
受信バッファの作用説明図である。 Ａ……受信データスタートビット監視部、Ｂ……調歩デ
ータ長セットラッチ部、Ｃ……ストップビット監視部、
Ｄ……ブレーク信号監視部、Ｅ……ストップビット調整
クロック発生部、Ｆ……調歩データ補正回路、Ｇ……遅
延調整受信バッファ。
接続図、第２図は本発明回路の一実施例の構成を示す接
続図、第３図はその各部の作用説明図、第４図は同じく
受信バッファの作用説明図である。 Ａ……受信データスタートビット監視部、Ｂ……調歩デ
ータ長セットラッチ部、Ｃ……ストップビット監視部、
Ｄ……ブレーク信号監視部、Ｅ……ストップビット調整
クロック発生部、Ｆ……調歩データ補正回路、Ｇ……遅
延調整受信バッファ。
Claims (2)
- 【請求項１】デジタル通信網において、 受信したデータの中でスタートビットが含まれているか
どうかを監視するスタートビット監視手段と、 該スタートビット監視手段でスタートビットが含まれて
いると検知された場合に、スタートビット検知時点より
カウントアップを行い、ストップビットが検知されるべ
き時点においてデータがＨレベルかＬレベルかのチェッ
クを行う手段と、 前記チェックの結果に基づき受信バッファの出力のクロ
ック受信を止めるか、または１クロック分データの挿入
を行うストップビット監視手段と、 前記ストップビットが検知されるべき時点にストップビ
ットが検知されない場合、１クロック分ストップビット
を付加するストップビット調整クロック発生部と、 より構成されるデジタル通信網のストップビット調整装
置。 - 【請求項２】請求項１記載のデジタル通信網のストップ
ビット調整装置において、 前記ストップビットが検知されるべき時点にストップビ
ットが検知されない場合にブレーク検出を行い、ブレー
ク検出が続いた場合、ストップビットの付加を行わない
指示を出力するブレーク信号監視手段を備えてなるデー
タ通信網のストップビット調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316341A JP2902102B2 (ja) | 1990-11-20 | 1990-11-20 | デジタル通信網のストップビット調整装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316341A JP2902102B2 (ja) | 1990-11-20 | 1990-11-20 | デジタル通信網のストップビット調整装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04185135A JPH04185135A (ja) | 1992-07-02 |
| JP2902102B2 true JP2902102B2 (ja) | 1999-06-07 |
Family
ID=18076038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316341A Expired - Fee Related JP2902102B2 (ja) | 1990-11-20 | 1990-11-20 | デジタル通信網のストップビット調整装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2902102B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2698287B2 (ja) * | 1992-06-17 | 1998-01-19 | シャープ株式会社 | 調歩同期方式通信のための受信回路 |
| JP6509155B2 (ja) * | 2016-03-31 | 2019-05-08 | キヤノン株式会社 | 撮像装置、アクセサリ装置および通信制御プログラム |
-
1990
- 1990-11-20 JP JP2316341A patent/JP2902102B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04185135A (ja) | 1992-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |