JPH0226899B2 - - Google Patents
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- JPH0226899B2 JPH0226899B2 JP58213785A JP21378583A JPH0226899B2 JP H0226899 B2 JPH0226899 B2 JP H0226899B2 JP 58213785 A JP58213785 A JP 58213785A JP 21378583 A JP21378583 A JP 21378583A JP H0226899 B2 JPH0226899 B2 JP H0226899B2
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- Japan
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- pulse
- frame
- clock
- phase
- counter
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Links
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、デイジタル通信方式に関する。特
に、PCM信号などフレーム構成またはマルチフ
レーム構成を形成して送受されるデイジタル信号
の伝送方式に関する。
に、PCM信号などフレーム構成またはマルチフ
レーム構成を形成して送受されるデイジタル信号
の伝送方式に関する。
デイジタル信号として、2.048Mb／SPCM1次
群多重化フレーム構成はCCITT（回際電信電話諮
問委員会）勧告G.732においてその詳細が規定さ
れている。この多重化フレーム構成は、マルチフ
レーム構成を採つており、タイムスロツト「０」
をフレーム同期信号がマルチフレーム同期信号に
使用し、タイムスロツト「16」を監視信号
（Super Visory signal）や信号パルス
（Signallng pulse）の伝送用に使用している。ま
た、伝送路符号形式はHDB3としている。
群多重化フレーム構成はCCITT（回際電信電話諮
問委員会）勧告G.732においてその詳細が規定さ
れている。この多重化フレーム構成は、マルチフ
レーム構成を採つており、タイムスロツト「０」
をフレーム同期信号がマルチフレーム同期信号に
使用し、タイムスロツト「16」を監視信号
（Super Visory signal）や信号パルス
（Signallng pulse）の伝送用に使用している。ま
た、伝送路符号形式はHDB3としている。
通常、2.048Mb／Ｓ PCM信号の伝送をする
には、受信側で受信データの中からフレーム同期
を検出捕促できるのでHDB3の信号のみで良い
が、HDB3インタフエイス回路およびフレーム同
期回路マルチフレーム同期回路等のインタフエイ
ス回路が必要となる。このHDB3信号形式は本来
一般の長距離伝送路インタフエイスに用いること
を意図して採用されたものである。信号を授受す
る装置が相互に近接して設置されるような場合は
HDB3信号形式を採用せずに伝送することが可能
である。例えば、米国のEIA（Electronic
Industries Association）標準のRS―422規格の
信号ドライバー、レシーバーを使用すれば、
2Mb／Ｓの信号速度において約30mの伝送ができ
る。
には、受信側で受信データの中からフレーム同期
を検出捕促できるのでHDB3の信号のみで良い
が、HDB3インタフエイス回路およびフレーム同
期回路マルチフレーム同期回路等のインタフエイ
ス回路が必要となる。このHDB3信号形式は本来
一般の長距離伝送路インタフエイスに用いること
を意図して採用されたものである。信号を授受す
る装置が相互に近接して設置されるような場合は
HDB3信号形式を採用せずに伝送することが可能
である。例えば、米国のEIA（Electronic
Industries Association）標準のRS―422規格の
信号ドライバー、レシーバーを使用すれば、
2Mb／Ｓの信号速度において約30mの伝送ができ
る。
このRS422インタフエイスとすれば、データ信
号線の他にクロツク分の信号線が必要となる。し
かしHDB3インタフエイス回路に比較し、RS422
インタフエイス回路の方がハードウエア量が大幅
に削減されるので、多数の2Mb／Ｓデータを扱
う場合には、RS422インタフエイスを採用する場
合が多い。
号線の他にクロツク分の信号線が必要となる。し
かしHDB3インタフエイス回路に比較し、RS422
インタフエイス回路の方がハードウエア量が大幅
に削減されるので、多数の2Mb／Ｓデータを扱
う場合には、RS422インタフエイスを採用する場
合が多い。
本発明は、このような通常のHDB3インタフエ
イスによらずにRS422等データ信号とクロツクを
同時に伝送する他の信号形式にてデイジタル信号
授受を行う伝送方式に関するものである。
イスによらずにRS422等データ信号とクロツクを
同時に伝送する他の信号形式にてデイジタル信号
授受を行う伝送方式に関するものである。
このように、相互にインタフエイスする
2Mb／SPCMデータがあり伝送距離が十分短い
場合には、HDB3信号形式を採用しないでRS422
信号形式を採用する場合がある。この場合には、
送信側でデータの他にクロツクおよびマルチフル
ム信号を同時に送ることにより、受信側ではビツ
ト同期、フレーム同期、マルチフレーム同期回路
が省略できる。ただし、受信側では予め設定した
基準マルチフレームに対し送信側のマルチフレー
ム信号、クロツク、データ信号の各タイミング位
相を予め規定する必要がある。したがつて、装置
が複雑化する。
2Mb／SPCMデータがあり伝送距離が十分短い
場合には、HDB3信号形式を採用しないでRS422
信号形式を採用する場合がある。この場合には、
送信側でデータの他にクロツクおよびマルチフル
ム信号を同時に送ることにより、受信側ではビツ
ト同期、フレーム同期、マルチフレーム同期回路
が省略できる。ただし、受信側では予め設定した
基準マルチフレームに対し送信側のマルチフレー
ム信号、クロツク、データ信号の各タイミング位
相を予め規定する必要がある。したがつて、装置
が複雑化する。
さらに、装置において位置をあらかじめ規定し
た場合でも装置の設置状態によつて伝送距離が異
なるので、伝送遅延には変動が生じ、装置毎に位
相調整が必要となる。とりわけ、装置の製造時期
が異なる場合また製造メーカが異なる装置とイン
タフエイスするような場合には、その都度位相調
整が必要となる等の欠点があつた。
た場合でも装置の設置状態によつて伝送距離が異
なるので、伝送遅延には変動が生じ、装置毎に位
相調整が必要となる。とりわけ、装置の製造時期
が異なる場合また製造メーカが異なる装置とイン
タフエイスするような場合には、その都度位相調
整が必要となる等の欠点があつた。
さらに、装置の年変化によるものや、ジツタ等
の短時間的な変動に対しても位相調整を行わなけ
ればならない欠点がある。
の短時間的な変動に対しても位相調整を行わなけ
ればならない欠点がある。
本発明は、前記の欠点を除去し、送受装置間に
おいて特に厳密なタイミング位相関係の規格を設
けることなく、さらに設置距離、製造ロツトによ
るばらつき、経年変化およびジツタ等の変動に対
しても無調整で信号の授受を確実に行うことがで
きる簡易なデイジタル信号の伝送方式を提供する
ことを目的とする。
おいて特に厳密なタイミング位相関係の規格を設
けることなく、さらに設置距離、製造ロツトによ
るばらつき、経年変化およびジツタ等の変動に対
しても無調整で信号の授受を確実に行うことがで
きる簡易なデイジタル信号の伝送方式を提供する
ことを目的とする。
本発明は、第一のクロツクに応答して動作する
第一の装置および第一のクロツクに位相同期した
第二のクロツクに応答して動作する第二の装置で
構成され、第二の装置が出力するデイジタル信号
列を第一の装置が受信するデイジタル信号伝送方
式において、第一の装置には、第二の装置とクロ
ツクの位相同期を確立するために第二の装置へ送
出するマルチフレームパルスを発生するマルチフ
レームパルスカウンタと、第二の装置から到来す
るフレームアライメントパルスを捕捉するための
フレームアライメント参照パルスを発生するフレ
ームアライメント参照パルスカウンタと、前記マ
ルチフレームパルスを制御るマルチフレームゲー
トパルスを発生するマルチフレームゲートカウン
タと、前記フレームアライメント参照パルスとフ
レームアライメントパルスとのタイミング位相を
比較検定する位相比較器と、この位相比較器の出
力に応答し前記マルチフレームパルスカウンタの
クロツク入力を禁止する禁止回路と、第二の装置
からの直列デイジタル信号列を並列デイジタル信
号に変換する直列並列変換器と、この直列並列変
換器出力の並列データを第一のクロツクに応答し
て取込むレジスタとを備え、第二の装置には、第
一の装置からのマルチフレームパルスに応答しこ
れと位相同期した第二のクロツクを発生する位相
同期発振回路と、この第二のクロツクを前記マル
チフレームパルスに応答し出力デイジタル信号列
のフレームタイミングおよびマルチフレームタイ
ミングを形成するためのフレームアライメントパ
ルス、マルチフレームアライメントパルスおよび
第三のクロツクを発生するマルチフレームパルス
カウンタと、直列デイジタル信号列、フレームア
ライメントパルスおよび第三のクロツクを伝送路
に送出するための伝送路送出回路とで構成され、
第一の装置では、常時位相比較回路において第二
の装置からのフレームアライメントパルスとフレ
ームアライメント参照パルスとのタイミング位相
を比較検定し、この位相関係が常に所定の関係と
なるようにマルチフレームパルスカウンタを制御
し、第二の装置へのマルチフレームパルスのタイ
ミング位相を自動的に設定することによつて、第
二の装置からの直列デイジタル信号列のフレーム
およびマルチフレームタイミングを捕捉し、直列
デイジタル信号列の授受を行うように構成された
ことを特徴とする。
第一の装置および第一のクロツクに位相同期した
第二のクロツクに応答して動作する第二の装置で
構成され、第二の装置が出力するデイジタル信号
列を第一の装置が受信するデイジタル信号伝送方
式において、第一の装置には、第二の装置とクロ
ツクの位相同期を確立するために第二の装置へ送
出するマルチフレームパルスを発生するマルチフ
レームパルスカウンタと、第二の装置から到来す
るフレームアライメントパルスを捕捉するための
フレームアライメント参照パルスを発生するフレ
ームアライメント参照パルスカウンタと、前記マ
ルチフレームパルスを制御るマルチフレームゲー
トパルスを発生するマルチフレームゲートカウン
タと、前記フレームアライメント参照パルスとフ
レームアライメントパルスとのタイミング位相を
比較検定する位相比較器と、この位相比較器の出
力に応答し前記マルチフレームパルスカウンタの
クロツク入力を禁止する禁止回路と、第二の装置
からの直列デイジタル信号列を並列デイジタル信
号に変換する直列並列変換器と、この直列並列変
換器出力の並列データを第一のクロツクに応答し
て取込むレジスタとを備え、第二の装置には、第
一の装置からのマルチフレームパルスに応答しこ
れと位相同期した第二のクロツクを発生する位相
同期発振回路と、この第二のクロツクを前記マル
チフレームパルスに応答し出力デイジタル信号列
のフレームタイミングおよびマルチフレームタイ
ミングを形成するためのフレームアライメントパ
ルス、マルチフレームアライメントパルスおよび
第三のクロツクを発生するマルチフレームパルス
カウンタと、直列デイジタル信号列、フレームア
ライメントパルスおよび第三のクロツクを伝送路
に送出するための伝送路送出回路とで構成され、
第一の装置では、常時位相比較回路において第二
の装置からのフレームアライメントパルスとフレ
ームアライメント参照パルスとのタイミング位相
を比較検定し、この位相関係が常に所定の関係と
なるようにマルチフレームパルスカウンタを制御
し、第二の装置へのマルチフレームパルスのタイ
ミング位相を自動的に設定することによつて、第
二の装置からの直列デイジタル信号列のフレーム
およびマルチフレームタイミングを捕捉し、直列
デイジタル信号列の授受を行うように構成された
ことを特徴とする。
本発明の実施例について図面を参照して説明す
る。第１図は本発明一実施例デイジタル信号の伝
送装置のブロツク構成図である。第１図におい
て、、8.192MHZクロツクCLK1が入力する第一の
装置１００の端子１０１は、フレームアライメン
ト参照パルスカウンタ１０２の1024分周カウンタ
１０２1とクロツク禁止回路１０３の一方の入力
に接続される。1024分周カウンタ１０２1の各タ
ツプ出力は、パルス発生器１０２2に接続される。
1024分周カウンタ１０２1から8KHZのパルスが、
マルチフレームゲートパルスカウンタ１０４に接
続される。マルチフレームゲートパルスカウンタ
１０４の出力は、パルス発生器１０４2に接続さ
れる。クロツク禁止回路１０３から8.192MHzク
ロツクCLK1が、マルチフレームパルスカウンタ
１０５の1024分周カウンタ１０５1に接続され、
1024分周カウンタ１０５1から8KHzのフレームパ
ルスFPが、マルチフレームパルスゲート１０５2
の一方の入力に接続される。マルチフレームゲー
トパルスカウンタ１０４からマルチフレームゲー
トパルスMFGPが、信号線１０４11を介して前記
マルチフレームパルスゲート１０５5の他の入力
に接続される。マルチフレームパルスゲート１０
５2からマルチフレームパルスMFPが端子１０６
に接続される。パルス発生器１０２2からフレー
ムアライメント参照パルスFARPが、信号線１０
２21を介して位相比較器１０７の一方の入力に接
続される。第二の装置２００からフレームアライ
メントパルスFAPが入力する端子１０８は、前
記位相比較器１０７の他の入力とバツフアレジス
タロードパルス発生回路１０９のリセツト入力に
接続される。位相比較器１０７から制御信号が、
前記クロツク禁止回路１０３の他の入力に接続さ
れる。第二の装置２００から2.048Mb／Ｓクロツ
クCLK3が入力する端子１１０は、バツフアレジ
スタロードパルス発生回路１０９のクロツク入力
に接続され、またシフトレジスタ１１１のクロツ
ク入力に接続される。第二の装置２００から直列
デイジタルデータSRDが入力する端子１１２は、
シフトレジスタ１１１に接続され、シフトレジス
タ１１１の出力は、バツフアレジスタ１１３に接
続される。パルス発生器１０２2から並列データ
出力イネーブルパルスPDOEが信号線１０２21を
介して、また、バツフアレジスタロードパルス発
生回路１０９からロードパルスLDPが、それぞ
れバツフアレジスタ１１３に接続され、バツフア
レジスタ１１３から並列デイジタルデータPAD
が端子１１４に接続される。端子１０６からマル
チフレームパルスMFPが、第二の装置２００の
端子２０１に接続される。端子２０１は、位相同
期発振器２０２の位相比較回路２０２1に接続さ
れ、位相比較回路２０２1の出力は、電圧制御発
振器２０２2に接続される。電圧制御発振器２０
２2から8.19MHzクロツクCLK3が、マルチフレー
ムパルスカウンタ２０３の1024分周カウンタ２０
３1に接続される。1024分周カウンタ２０３1の出
力は、16分周カウンタ２０３2に接続され、16分
周カウンタ２０３2から500Hzフレームパルス
500FPが、位相比較回路２０２1に接続される。
1024分周カウンタの出力と16分周カウンタの出力
とは、パルス発生器２０３3に接続される。
2.048Mb／Ｓの直列デイジタルデータSRDがクロ
ツク挿入回路２０５に接続される。パルス発生器
２０３3の出力が、クロツク挿入回路２０５に接
続される。パルス発出器２０３3からフレームア
ライメントパルスFAPと2.048Mb／Ｓクロツク
CLK3とが伝送路送出回路２０６を介して端子２
０７，２０８に接続される。また、クロツク挿入
回路２０５から2.048Mb／Ｓの直列デイジタルデ
ータSRDが、伝送路送出回路２０６を介して端
子２０９に接続される。端子２０７，２０８，２
０９は、それぞれ端子１０８，１１０，１１２に
接続される。
る。第１図は本発明一実施例デイジタル信号の伝
送装置のブロツク構成図である。第１図におい
て、、8.192MHZクロツクCLK1が入力する第一の
装置１００の端子１０１は、フレームアライメン
ト参照パルスカウンタ１０２の1024分周カウンタ
１０２1とクロツク禁止回路１０３の一方の入力
に接続される。1024分周カウンタ１０２1の各タ
ツプ出力は、パルス発生器１０２2に接続される。
1024分周カウンタ１０２1から8KHZのパルスが、
マルチフレームゲートパルスカウンタ１０４に接
続される。マルチフレームゲートパルスカウンタ
１０４の出力は、パルス発生器１０４2に接続さ
れる。クロツク禁止回路１０３から8.192MHzク
ロツクCLK1が、マルチフレームパルスカウンタ
１０５の1024分周カウンタ１０５1に接続され、
1024分周カウンタ１０５1から8KHzのフレームパ
ルスFPが、マルチフレームパルスゲート１０５2
の一方の入力に接続される。マルチフレームゲー
トパルスカウンタ１０４からマルチフレームゲー
トパルスMFGPが、信号線１０４11を介して前記
マルチフレームパルスゲート１０５5の他の入力
に接続される。マルチフレームパルスゲート１０
５2からマルチフレームパルスMFPが端子１０６
に接続される。パルス発生器１０２2からフレー
ムアライメント参照パルスFARPが、信号線１０
２21を介して位相比較器１０７の一方の入力に接
続される。第二の装置２００からフレームアライ
メントパルスFAPが入力する端子１０８は、前
記位相比較器１０７の他の入力とバツフアレジス
タロードパルス発生回路１０９のリセツト入力に
接続される。位相比較器１０７から制御信号が、
前記クロツク禁止回路１０３の他の入力に接続さ
れる。第二の装置２００から2.048Mb／Ｓクロツ
クCLK3が入力する端子１１０は、バツフアレジ
スタロードパルス発生回路１０９のクロツク入力
に接続され、またシフトレジスタ１１１のクロツ
ク入力に接続される。第二の装置２００から直列
デイジタルデータSRDが入力する端子１１２は、
シフトレジスタ１１１に接続され、シフトレジス
タ１１１の出力は、バツフアレジスタ１１３に接
続される。パルス発生器１０２2から並列データ
出力イネーブルパルスPDOEが信号線１０２21を
介して、また、バツフアレジスタロードパルス発
生回路１０９からロードパルスLDPが、それぞ
れバツフアレジスタ１１３に接続され、バツフア
レジスタ１１３から並列デイジタルデータPAD
が端子１１４に接続される。端子１０６からマル
チフレームパルスMFPが、第二の装置２００の
端子２０１に接続される。端子２０１は、位相同
期発振器２０２の位相比較回路２０２1に接続さ
れ、位相比較回路２０２1の出力は、電圧制御発
振器２０２2に接続される。電圧制御発振器２０
２2から8.19MHzクロツクCLK3が、マルチフレー
ムパルスカウンタ２０３の1024分周カウンタ２０
３1に接続される。1024分周カウンタ２０３1の出
力は、16分周カウンタ２０３2に接続され、16分
周カウンタ２０３2から500Hzフレームパルス
500FPが、位相比較回路２０２1に接続される。
1024分周カウンタの出力と16分周カウンタの出力
とは、パルス発生器２０３3に接続される。
2.048Mb／Ｓの直列デイジタルデータSRDがクロ
ツク挿入回路２０５に接続される。パルス発生器
２０３3の出力が、クロツク挿入回路２０５に接
続される。パルス発出器２０３3からフレームア
ライメントパルスFAPと2.048Mb／Ｓクロツク
CLK3とが伝送路送出回路２０６を介して端子２
０７，２０８に接続される。また、クロツク挿入
回路２０５から2.048Mb／Ｓの直列デイジタルデ
ータSRDが、伝送路送出回路２０６を介して端
子２０９に接続される。端子２０７，２０８，２
０９は、それぞれ端子１０８，１１０，１１２に
接続される。
ここに本発明の特徴とするところは、第一の装
置１００は、第二の装置２００とクロツクの位相
同期を確立するために第二の装置２００へ送出す
るマルチフレームパルスMFPを発生するマルチ
フレームパルスカウンタ１０５と、第二の装置２
００から到来するフレームアライメントパルス
FAPを捕捉するためのフレームアライメント参
照パルスFARPを発生するフレームアライメント
参照パルスカウンタ１０２と、マルチフレームパ
ルスカウンタ１０５を制御するマルチフレームゲ
ートパルスMFGPを発生するマルチフレームゲ
ートパルスカウンタ１０４と、フレームアライメ
ント参照パルスFARPとフレームアライメントパ
ルスFAPとのタイミング位相を比較検定する位
相比較器１０７と、位相比較器１０７の出力に応
答し、マルチフレームパルスカウンタ１０５のク
ロツク入力を禁止する禁止回路１０３と、第二の
装置２００からの直列デイジタル信号列SRDを
書込むシフトレジスタ１１１と、バツフアレジス
タ１１３に並列デイジタル信号列を格納するロー
ドパルスLDPを出力するバツフアレジスタロー
ドパルス発生回路１０９と、フレームアライメン
ト参照パルスカウンタ１０２からの並列データ出
力イネーブルパルスPDOEにより並列デイジタル
データPADを出力するバツフアレジスタ１１３
と、8.194MHzクロツクCLK1を入力する入力端子
１０１と、マルチフレームパルスMFPの出力端
子１０６と、フレームアライメントパルスFAP
の入力端子１０８、2.045Mb／ＳクロツクCLK3
の入力端子１１０と直列デイジタルデータSRD
の入力端子１１２と、並列デイジタルデータ
PADの出力端子１１４より構成され、第二の装
置２００は、第一の装置１００からのマルチフレ
ームパルスMFPに応答し、これと位相同期した
8.149MHzクロツクCLK2を発生する位相同期発振
回路２０２と、8.149MHzクロツクCLK2とマルチ
フレームパルスMFPとに応答し、第二の装置２
００より出力する直列デイジタル信号列SRDの
フレームタイミングおよびマルチフレームタイミ
ングを形成するフレームアライメントパルス
FAP、マルチフレームアライメントパルス
MFAPおよび2.048Mb／ＳクロツクCLK3を発生
するマルチフレームパルスカウンタ２０３と、直
列デイジタル信号列SRD、フレームアライメン
トパルスFAPおよび2.048Mb／ＳクロツクCLK3
を伝送路に送出する伝送路送出回路２０６と、マ
ルチフレームパルスMFPの入力端子２０１と、
フレームアライメントパルスFAPの出力端子２
０７と、2.048Mb／ＳクロツクCLK3の出力端子
２０８と、直列デイジタル信号列SRDの出力端
子２０９とにより構成され、第一の装置１００で
は位相比較器１０７において、第二の装置２００
からのフレームアライメントパルスFAPとフレ
ームアライメント参照パルスFARPとのタイミン
グ位相を比較検定し、この位相関係が常に所定の
関係となるようにマルチフレームパルスカウンタ
１０５を制御し、第二の装置２００へのマルチフ
レームパルスMFPのタイミング位相を自動的に
設定することにある。
置１００は、第二の装置２００とクロツクの位相
同期を確立するために第二の装置２００へ送出す
るマルチフレームパルスMFPを発生するマルチ
フレームパルスカウンタ１０５と、第二の装置２
００から到来するフレームアライメントパルス
FAPを捕捉するためのフレームアライメント参
照パルスFARPを発生するフレームアライメント
参照パルスカウンタ１０２と、マルチフレームパ
ルスカウンタ１０５を制御するマルチフレームゲ
ートパルスMFGPを発生するマルチフレームゲ
ートパルスカウンタ１０４と、フレームアライメ
ント参照パルスFARPとフレームアライメントパ
ルスFAPとのタイミング位相を比較検定する位
相比較器１０７と、位相比較器１０７の出力に応
答し、マルチフレームパルスカウンタ１０５のク
ロツク入力を禁止する禁止回路１０３と、第二の
装置２００からの直列デイジタル信号列SRDを
書込むシフトレジスタ１１１と、バツフアレジス
タ１１３に並列デイジタル信号列を格納するロー
ドパルスLDPを出力するバツフアレジスタロー
ドパルス発生回路１０９と、フレームアライメン
ト参照パルスカウンタ１０２からの並列データ出
力イネーブルパルスPDOEにより並列デイジタル
データPADを出力するバツフアレジスタ１１３
と、8.194MHzクロツクCLK1を入力する入力端子
１０１と、マルチフレームパルスMFPの出力端
子１０６と、フレームアライメントパルスFAP
の入力端子１０８、2.045Mb／ＳクロツクCLK3
の入力端子１１０と直列デイジタルデータSRD
の入力端子１１２と、並列デイジタルデータ
PADの出力端子１１４より構成され、第二の装
置２００は、第一の装置１００からのマルチフレ
ームパルスMFPに応答し、これと位相同期した
8.149MHzクロツクCLK2を発生する位相同期発振
回路２０２と、8.149MHzクロツクCLK2とマルチ
フレームパルスMFPとに応答し、第二の装置２
００より出力する直列デイジタル信号列SRDの
フレームタイミングおよびマルチフレームタイミ
ングを形成するフレームアライメントパルス
FAP、マルチフレームアライメントパルス
MFAPおよび2.048Mb／ＳクロツクCLK3を発生
するマルチフレームパルスカウンタ２０３と、直
列デイジタル信号列SRD、フレームアライメン
トパルスFAPおよび2.048Mb／ＳクロツクCLK3
を伝送路に送出する伝送路送出回路２０６と、マ
ルチフレームパルスMFPの入力端子２０１と、
フレームアライメントパルスFAPの出力端子２
０７と、2.048Mb／ＳクロツクCLK3の出力端子
２０８と、直列デイジタル信号列SRDの出力端
子２０９とにより構成され、第一の装置１００で
は位相比較器１０７において、第二の装置２００
からのフレームアライメントパルスFAPとフレ
ームアライメント参照パルスFARPとのタイミン
グ位相を比較検定し、この位相関係が常に所定の
関係となるようにマルチフレームパルスカウンタ
１０５を制御し、第二の装置２００へのマルチフ
レームパルスMFPのタイミング位相を自動的に
設定することにある。
このような構成のデイジタル信号の伝送装置の
動作について説明する。第２図および第３図はそ
の信号およびクロツクのタイムチヤートである。
第１図おいて、第一の装置１００と第二の装置２
００とのタイミングおよびマルチフレーム同期は
次のような手順で行われる。まず、第一の装置１
００の入力端子１０１には8.192MHzのクロツク
CLK1が加えられ、フレームアライメント参照パ
ルスカウンタ１０２とクロツク禁止回路１０３と
に供給される。フレームアライメント参照パルス
カウンタ１０２において、1024分周カウンタ１０
２1が8.192MHzクロツクCLK1を分周し、各タツ
プ出力はパルス発生器１０２2および8KHzのパル
スはマルチフレームゲートパルスカウンタ１０４
へ供給される。パルス発生器１０２2において、
フレームアライメント参照パルスFARPを発生
し、信号線１０２21を介して位相比較器１０７の
一方の入力へ供給するとともに並列データ出力イ
ネーブル信号PDOEを発生し、信号線１０２22を
介してバツフアレジスタ１１３へ送出する。マル
チフレームゲートパルスカウンタ１０４では、マ
ルチフレームゲートパルスMFGPを発生し信号
線１０４11を介してマルチフレームパルスカウン
タ１０５内のマルチフレームパルスゲート１０５
２の一方の入力へ供給する。
動作について説明する。第２図および第３図はそ
の信号およびクロツクのタイムチヤートである。
第１図おいて、第一の装置１００と第二の装置２
００とのタイミングおよびマルチフレーム同期は
次のような手順で行われる。まず、第一の装置１
００の入力端子１０１には8.192MHzのクロツク
CLK1が加えられ、フレームアライメント参照パ
ルスカウンタ１０２とクロツク禁止回路１０３と
に供給される。フレームアライメント参照パルス
カウンタ１０２において、1024分周カウンタ１０
２1が8.192MHzクロツクCLK1を分周し、各タツ
プ出力はパルス発生器１０２2および8KHzのパル
スはマルチフレームゲートパルスカウンタ１０４
へ供給される。パルス発生器１０２2において、
フレームアライメント参照パルスFARPを発生
し、信号線１０２21を介して位相比較器１０７の
一方の入力へ供給するとともに並列データ出力イ
ネーブル信号PDOEを発生し、信号線１０２22を
介してバツフアレジスタ１１３へ送出する。マル
チフレームゲートパルスカウンタ１０４では、マ
ルチフレームゲートパルスMFGPを発生し信号
線１０４11を介してマルチフレームパルスカウン
タ１０５内のマルチフレームパルスゲート１０５
２の一方の入力へ供給する。
一方、クロツク禁止回路１０３を由した
8.192MHzクロツクCLK1は、マルチフレームパル
スカウンタ１０５に加わり、1024分周カウンタ１
０５1において、8KHzのフレームパルスFPに変
換され前記マルチフレームパルスゲート１０５2
の他の入力に加えられる。この8KHzのフレーム
パルスFPのタイミング位置は、クロツク禁止回
路１０３に加えられる位相比較器１０７からの制
御信号により制御される。マルチフレームパルス
ゲート１０５2において、マルチフレームゲート
パルスカウンタ１０４からのマルチフレームゲー
トパルスMFGPと前記8KHzのフレームパルスFP
によりマルチフレームパルスMFPが作成され、
端子１０６から第二の装置２００の端子２０１へ
送出される。
8.192MHzクロツクCLK1は、マルチフレームパル
スカウンタ１０５に加わり、1024分周カウンタ１
０５1において、8KHzのフレームパルスFPに変
換され前記マルチフレームパルスゲート１０５2
の他の入力に加えられる。この8KHzのフレーム
パルスFPのタイミング位置は、クロツク禁止回
路１０３に加えられる位相比較器１０７からの制
御信号により制御される。マルチフレームパルス
ゲート１０５2において、マルチフレームゲート
パルスカウンタ１０４からのマルチフレームゲー
トパルスMFGPと前記8KHzのフレームパルスFP
によりマルチフレームパルスMFPが作成され、
端子１０６から第二の装置２００の端子２０１へ
送出される。
第二の装置２００においては、端子２０１を介
して第一の装置１００からのマルチフレームパル
スMFPが位相同期発振回路２０２へ加えられ、
位相比較回路２０２1で制御される電圧制御発振
器２０２2によつてマルチフレームパルスMFPに
位相同期した8.192MHzクロツクCLK2が発生され
る。8.192MHZクロツクCLK2は1024分周カウン
タ２０３1、16分周カウンタ２０３2およびパルス
発生器２０３3で構成されるマルチフレームパル
スカウンタ２０３に加えられる第二の装置２００
における所要のパルスを発生する。
して第一の装置１００からのマルチフレームパル
スMFPが位相同期発振回路２０２へ加えられ、
位相比較回路２０２1で制御される電圧制御発振
器２０２2によつてマルチフレームパルスMFPに
位相同期した8.192MHzクロツクCLK2が発生され
る。8.192MHZクロツクCLK2は1024分周カウン
タ２０３1、16分周カウンタ２０３2およびパルス
発生器２０３3で構成されるマルチフレームパル
スカウンタ２０３に加えられる第二の装置２００
における所要のパルスを発生する。
16分周カウンタ２０３2では、500Hzマルチフレ
ームパルス500MFPを発生し、位相比較回路２０
２1へ供給することにより第一の装置１００から
到来するマルチフレームパルスMRPと常時一定
の位相差で動作するように位相同期発振回路２０
２を確保している。マルチフレームパルスカウン
タ２０３で発生した8KHZのフレームアライメン
トパルスFAP、2.048Mb／ＳクロツクCLK3およ
び端子２０４を介して加えられた2.048Mb／Ｓ直
列デイジタルデータ列SRDは伝送路送出回路２
０６を介して夫々端子２０７，２０８，２０９か
ら第一の装置１００へ送出される。この
2.048Mb／Ｓ直列デイジタルデータ列SRDには、
クロツク挿入回路２０５において、フレーム同期
信号、マルチフレーム同期信号が挿入される。
ームパルス500MFPを発生し、位相比較回路２０
２1へ供給することにより第一の装置１００から
到来するマルチフレームパルスMRPと常時一定
の位相差で動作するように位相同期発振回路２０
２を確保している。マルチフレームパルスカウン
タ２０３で発生した8KHZのフレームアライメン
トパルスFAP、2.048Mb／ＳクロツクCLK3およ
び端子２０４を介して加えられた2.048Mb／Ｓ直
列デイジタルデータ列SRDは伝送路送出回路２
０６を介して夫々端子２０７，２０８，２０９か
ら第一の装置１００へ送出される。この
2.048Mb／Ｓ直列デイジタルデータ列SRDには、
クロツク挿入回路２０５において、フレーム同期
信号、マルチフレーム同期信号が挿入される。
第一の装置１００では、第二の装置２００から
端子１０３を介し到来したフレームアライメント
パルスFAPは、バツフアレジスタロードパルス
発生回路１０９に加わりリセツトするとともに、
前記位相比較器１０７の他の入力へ加えられる。
位相比較器１０７において、前記フレームアライ
メント参照パルスFARPによりフレームアライメ
ントパルスFAPのタイミング位置を検査される。
もし、フレームアライメントパルスFAPがフレ
ームアライメント参照パルスのFARPの予め定め
た位置に存在していない場合には、クロツク禁止
回路１０９に対してクロツク禁止パルスを送出
し、マルチフレームパルスカウンタ１０５へのク
ロツク送出を停止する。この結果、マルチフレー
ムパルスMFPの発生位置がずれることになり、
第二の装置２００におけるフレームアライメント
パルスFAPの発生時点を移動させることができ
る。このような動作は前記した位相比較器１０７
においてフレームアライメントパルスFAPがフ
レームアライメント参照パルスFARPの予め定め
た範囲内に安定するまで行われる。このようにし
て、フレームアライメントパルスFAPとフレー
ムアライメント参照パルスFARPとのタイミング
位相を一定の関係に設定することにより、マルチ
フレーム位置が確定できる。端子１１２から入力
された2.048Mb／Ｓ直列デイジタルデータ列SRD
は同じく端子１１０からの2.048Mb／Ｓクロツク
CLK3により、シフトレジスタ１１１へ書込まれ
た後に、バツフアレジスタ１１３にバツフアレジ
スタロードパルス発生回路１０９からのロードパ
ルスLDPにより格納される。バツフアレジスタ
１１３からの並列デイジタルデータPAD出力は
前記フレームアライメント参照パルスカウンタ１
０２からの並列データ出力イネーブルパルス
PDOEにより信号端子１１４を介して出力され
る。
端子１０３を介し到来したフレームアライメント
パルスFAPは、バツフアレジスタロードパルス
発生回路１０９に加わりリセツトするとともに、
前記位相比較器１０７の他の入力へ加えられる。
位相比較器１０７において、前記フレームアライ
メント参照パルスFARPによりフレームアライメ
ントパルスFAPのタイミング位置を検査される。
もし、フレームアライメントパルスFAPがフレ
ームアライメント参照パルスのFARPの予め定め
た位置に存在していない場合には、クロツク禁止
回路１０９に対してクロツク禁止パルスを送出
し、マルチフレームパルスカウンタ１０５へのク
ロツク送出を停止する。この結果、マルチフレー
ムパルスMFPの発生位置がずれることになり、
第二の装置２００におけるフレームアライメント
パルスFAPの発生時点を移動させることができ
る。このような動作は前記した位相比較器１０７
においてフレームアライメントパルスFAPがフ
レームアライメント参照パルスFARPの予め定め
た範囲内に安定するまで行われる。このようにし
て、フレームアライメントパルスFAPとフレー
ムアライメント参照パルスFARPとのタイミング
位相を一定の関係に設定することにより、マルチ
フレーム位置が確定できる。端子１１２から入力
された2.048Mb／Ｓ直列デイジタルデータ列SRD
は同じく端子１１０からの2.048Mb／Ｓクロツク
CLK3により、シフトレジスタ１１１へ書込まれ
た後に、バツフアレジスタ１１３にバツフアレジ
スタロードパルス発生回路１０９からのロードパ
ルスLDPにより格納される。バツフアレジスタ
１１３からの並列デイジタルデータPAD出力は
前記フレームアライメント参照パルスカウンタ１
０２からの並列データ出力イネーブルパルス
PDOEにより信号端子１１４を介して出力され
る。
本発明は、以上説明したように、第一の装置に
マルチフレームゲートパルスカウンタ、クロツク
禁止回路、マルチフレームゲートパルスカウン
タ、マルチフレームパルスカウンタ、位相比較回
路、バツフアレジスタロードパルス発生回路、シ
フトレジスタおよびバツフアレジスタを設け、第
二の装置に位相同期発振器、マルチフレームアラ
イメントパルスカウンタおよび伝送路送出回路を
設け、第一の装置では位相比較回路において第二
の装置からのフレームアライメントパルスとフレ
ームアライメント参照パルスとのタイミング位相
を比較検定し、この位相関係が常に所定の関係に
なるようにマルチフレームパルスカウンタを制御
し、第二の装置へのマルチフレームパルスのタイ
ミング位相を自動的に設定することにより、自動
的にワード同期、マルチフレーム同期が確保でき
る優れた効果がある。このため、装置の建設時に
おけるタイミング調整、経年変化および温度変動
等による位相変化による調整が不要となり、装置
の建設、メンンテナンス性の向上に大きく寄与す
る効果がある。
マルチフレームゲートパルスカウンタ、クロツク
禁止回路、マルチフレームゲートパルスカウン
タ、マルチフレームパルスカウンタ、位相比較回
路、バツフアレジスタロードパルス発生回路、シ
フトレジスタおよびバツフアレジスタを設け、第
二の装置に位相同期発振器、マルチフレームアラ
イメントパルスカウンタおよび伝送路送出回路を
設け、第一の装置では位相比較回路において第二
の装置からのフレームアライメントパルスとフレ
ームアライメント参照パルスとのタイミング位相
を比較検定し、この位相関係が常に所定の関係に
なるようにマルチフレームパルスカウンタを制御
し、第二の装置へのマルチフレームパルスのタイ
ミング位相を自動的に設定することにより、自動
的にワード同期、マルチフレーム同期が確保でき
る優れた効果がある。このため、装置の建設時に
おけるタイミング調整、経年変化および温度変動
等による位相変化による調整が不要となり、装置
の建設、メンンテナンス性の向上に大きく寄与す
る効果がある。
第１図は本発明一実施例デイジタル信号の伝送
装置のブロツク構成図。第２図および第３図はそ
の信号およびパルスのタイムチヤート。 １００……第一の装置、１０１，１０８，１１
０，１１２，２０１，２０４……入力端子、１０
２……フレームアライメント参照パルスカウン
タ、１０２1，１０５1，２０３1……1024分周カ
ウンタ、１０２2，２０３3……パルス発生器、１
０３……クロツク禁止回路、１０４……マルチフ
レームゲートパルスカウンタ、１０５，２０３…
…マルチフレームパルスカウンタ、１０５2……
マルチフレームパルスゲート、１０６，１１４，
２０７，２０８，２０９……出力端子、１０７…
…位相比較器、１０９……バツフアレジスタロー
ドパルス発生回路、１１１……シフトレジスタ、
１１３……バツフアレジスタ、２００……第二の
装置、２０２……位相同期発振回路、２０２1…
…位相比較回路、２０２2……電圧制御発振器、
２０３……マルチフレームパルスカウンタ、２０
３2……16分周カウンタ、２０５……クロツク挿
入回路、２０６……伝送路送出回路、CLK1，
CLK2……8.192MHZクロツク、CLK3……
2.048Mb／Ｓクロツク、FAP……フレームアライ
メントパルス、FARP……フレームアライメント
参照パルス、FP……フレームパルス、LDP……
ロードパルス、MFGP……マルチフレームゲー
トパルス、MFP……マルチフレームパルス、
PAD……並列デイジタルデータ、PDCE……並
列データ出力イネーブルパルス、SRD……直列
デイジタルデータ。
装置のブロツク構成図。第２図および第３図はそ
の信号およびパルスのタイムチヤート。 １００……第一の装置、１０１，１０８，１１
０，１１２，２０１，２０４……入力端子、１０
２……フレームアライメント参照パルスカウン
タ、１０２1，１０５1，２０３1……1024分周カ
ウンタ、１０２2，２０３3……パルス発生器、１
０３……クロツク禁止回路、１０４……マルチフ
レームゲートパルスカウンタ、１０５，２０３…
…マルチフレームパルスカウンタ、１０５2……
マルチフレームパルスゲート、１０６，１１４，
２０７，２０８，２０９……出力端子、１０７…
…位相比較器、１０９……バツフアレジスタロー
ドパルス発生回路、１１１……シフトレジスタ、
１１３……バツフアレジスタ、２００……第二の
装置、２０２……位相同期発振回路、２０２1…
…位相比較回路、２０２2……電圧制御発振器、
２０３……マルチフレームパルスカウンタ、２０
３2……16分周カウンタ、２０５……クロツク挿
入回路、２０６……伝送路送出回路、CLK1，
CLK2……8.192MHZクロツク、CLK3……
2.048Mb／Ｓクロツク、FAP……フレームアライ
メントパルス、FARP……フレームアライメント
参照パルス、FP……フレームパルス、LDP……
ロードパルス、MFGP……マルチフレームゲー
トパルス、MFP……マルチフレームパルス、
PAD……並列デイジタルデータ、PDCE……並
列データ出力イネーブルパルス、SRD……直列
デイジタルデータ。
Claims (1)
- 【特許請求の範囲】 １ 第一のクロツクに応答して動作する第一の装
置と、この第一のクロツクに位相同期した第二の
クロツクに応答して動作する第二の装置と を備え、 前記第二の装置が出力するデイジタル信号列を
前記第一の装置が受信するデイジタル信号の伝送
方式において、 前記第一の装置には、 前記第二の装置との間にクロツクの位相同期を
確立するために前記第二の装置へ送出するマルチ
フレームパルスを発生するマルチフレームパルス
カウンタと、 前記第二の装置から到来するフレームアライメ
ントパルスを捕捉するためのフレームアライメン
ト参照パルスを発生するフレームアライメント参
照パルスカウンタと、 前記マルチフレームパルスカウンタを制御する
マルチフレームゲートパルスを発生するマルチフ
レームゲートパルスカウンタと、 前記フレームアライメント参照パルスとフレー
ムアライメントパルスとのタイミング位相を比較
検定する位相比較器と、 この位相比較器の出力に応答し前記マルチフレ
ームパルスカウンタのクロツク入力を禁止する禁
止回路と、 前記第二の装置からの直列デイジタル信号列を
並列デイジタル信号に変換する直列並列変換器
と、 この直列並列変換器の出力の並列データを第一
のクロツクに応答して取込むレジスタと を備え、 前記第二の装置には、 前記第一の装置からのマルチフレームパルスに
応答しこれと位相同期した前記第二のクロツクを
発生する位相同期発振回路と、 この第二のクロツクと前記マルチフレームパル
スとに応答し出力デイジタル信号列のフレームタ
イミングおよびマルチフレームタイミングを形成
するフレームアライメントパルス、マルチフレー
ムアライメントパルスおよび第三のクロツクを発
生するマルチフレームパルスカウンタと、 直列デイジタル信号列、フレームアライメント
パルスおよび第三のクロツクを伝送路に送出する
伝送路送出回路と を備え、 前記第一の装置では、前記位相比較回路におい
て、フレームアライメント参照パルスと前記第二
の装置からのフレームアライメントパルスとのタ
イミング位相を比較検定し、この位相関係が常に
所定の関係となるように前記マルチフレームカウ
ンタを制御し、前記第二の装置へのマルチフレー
ムパルスのタイミング位相を自動的に設定するよ
うに構成されたことを特徴とするデイジタル信号
の伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213785A JPS60105337A (ja) | 1983-11-14 | 1983-11-14 | デイジタル信号の伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213785A JPS60105337A (ja) | 1983-11-14 | 1983-11-14 | デイジタル信号の伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60105337A JPS60105337A (ja) | 1985-06-10 |
| JPH0226899B2 true JPH0226899B2 (ja) | 1990-06-13 |
Family
ID=16645001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58213785A Granted JPS60105337A (ja) | 1983-11-14 | 1983-11-14 | デイジタル信号の伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105337A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488195U (ja) * | 1990-12-14 | 1992-07-30 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4713830A (en) * | 1986-06-30 | 1987-12-15 | Rockwell International Corporation | Continuously variable synchronizer apparatus |
| US7120814B2 (en) * | 2003-06-30 | 2006-10-10 | Raytheon Company | System and method for aligning signals in multiple clock systems |
-
1983
- 1983-11-14 JP JP58213785A patent/JPS60105337A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488195U (ja) * | 1990-12-14 | 1992-07-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60105337A (ja) | 1985-06-10 |
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