JPH0744538B2

JPH0744538B2 - フレ−ム同期検出回路

Info

Publication number: JPH0744538B2
Application number: JP61043307A
Authority: JP
Inventors: 一人高祖
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-02-28
Filing date: 1986-02-28
Publication date: 1995-05-15
Anticipated expiration: 2010-05-15
Also published as: JPS62200943A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、ローカルエリアネットワーク等のデジタル信
号伝送に用いられるマルチフレーム伝送方式におけるフ
レーム同期検出回路に関する。

（従来の技術）一般にフレーム同期ワードを分散して各フレームの先頭
に挿入するマルチフレーム方式を用いたデジタル信号伝
送装置におけるフレーム同期検出回路は、第４図に示す
ように、フレーム同期信号検出回路11と、同期保護回路
12と、フレームカウンタ13とを縦列接続して構成されて
いた。図において、フレーム同期信号を含んだ入力信号
Ａがクロック信号CKのタイミングでフレーム同期信号検
出回路11に入力すると、フレーム同期信号検出回路11は
フレーム同期信号の検出を行なう。このフレーム同期信
号の検出は、フレーム構成中のフレーム同期信号がフレ
ームの繰り返し周期で出現するかどうかを検出すること
によって行なう。そしてフレーム同期信号検出回路11が
フレーム同期信号の周期的出現を検出すると、同期保護
回路12は、フレーム同期信号検出回路11から出力される
フレーム同期信号をフレームカウンタ13から出力する１
フレーム長毎のパルスのタイミングで取り込み、取り込
んだ信号の位置が真のフレーム同期位置かどうか確認す
る。また同期保護回路12は、一たん同期状態となった
後、入力信号のビットスリップ等のエラーによりフレー
ム同期外れが発生したときには新たな同期状態の検出の
ためにフレーム同期信号の位置をクロック信号CKの入力
するタイミングで１ビット毎にハンティング動作してフ
レーム同期位置の確認を行なっていた。

しかし上記回路では、フレーム同期信号検出回路と、同
期保護回路が別々に必要となるほか、同期保護の動作論
理毎に回路構成の変更も必要となり回路の部品点数がふ
え、回路構成が複雑になるという問題点があった。

［発明が解決しようとする問題点］上記したごとく従来の回路では、フレーム同期信号検出
回路と同期保護回路が別々に必要となり回路の部品点数
がふえ、回路構成が複雑となる。

本発明は上記問題点に鑑みなされたもので、フレーム同
期信号検出部と同期保護部を一体化し、回路構成を簡略
化するフレーム同期検出回路を提供することを目的とす
る。

［発明の構成］（問題点を解決するための手段）本発明は、各フレームがそれぞれ所定のフレーム同期ワ
ードを有するマルチフレーム構成の入力信号からフレー
ム同期ワードを検出し、ハンティング状態、後方保護状
態、同期状態、前方保護状態の間の状態遷移を行うこと
により同期検出を行うフレーム同期検出回路において、
前記入力信号に含まれるフレーム同期ワードを検出する
毎に１ずつ変化する第１の状態信号が入力され、該第１
の状態信号を１フレーム分遅延して出力する遅延回路
と、前記入力信号の遷移状態を示す第２の状態信号およ
び前記遷移状態が前記ハンティング状態以外であること
を示す第３の状態信号を入力し、該第２の状態信号およ
び第３の状態信号を所定のタイミングでラッチして出力
するラッチ回路と、前記ラッチ回路から出力される前記
第３の状態信号に対応して前記前記ラッチ回路のラッチ
タイミングを前記マルチフレームに同期したタイミング
または前記入力信号の各ビットに同期したタイミングに
切り換えるラッチタイミング切換回路と、前記入力信
号、前記遅延回路で遅延された第１の状態信号および前
記ラッチ回路からの前記第２の状態信号に対応する出力
が入力され、前記遅延回路の出力および前記入力信号に
対応して前記第１の状態信号を更新して出力するととも
に、前記ラッチ回路からの前記第２の状態信号に対応す
る出力および前記入力信号に対応して前記第２の状態信
号を更新して出力し、更に、前記遅延回路の出力の値お
よび前記ラッチ回路からの前記第２の状態信号に対応す
る出力および前記入力信号に対応して前記第３の状態信
号を出力する同期状態検出回路とを具備したことを特徴
とする。

（作用）したがって、このフレーム同期検出回路では、入力信号
を入力した際に、フレーム毎の同期状態を示す第１の状
態信号と、入力信号の遷移状態を示す第２の状態信号と
に基づいて、遷移状態がハンティング状態か否かを示す
第３の状態信号及び新たな第２の状態信号をラッチ回路
に出力するとともに、該第３の状態信号に基づいて、ラ
ッチ回路のラッチタイミングを切り換えることにより、
上記目的を達成している。

［発明の実施例］本発明の実施例を第１図乃至第３図の図面に基づき詳細
に説明する。

第１図は、本発明の基本構成回路を示す図で、同期状態
検出回路20に取込まれる入力信号Ａは、マルチフレーム
からなり、マルチフレームは複数のフレームから構成さ
れている。また各フレームはそれぞれ１ビットのフレー
ム同期ワードと複数ビットのデータ信号によって構成さ
れており、これらのフレームのフレーム同期ワードのビ
ット列によりフレーム同期パターンが構成されている。

フレーム同期パターンは、予め同期状態検出回路20に記
憶されており、フレーム同期をとるべき入力信号Ａが取
込まれると同期状態検出回路20は、入力信号Ａと後述す
る遅延回路（シフトレジスタ）30から出力される状態信
号に対応したフレーム同期パターンのビット内容とを各
ビット毎に比較する。この比較結果に対して、同期状態
検出回路20は前記フレーム同期パターンの次のビットに
遷移するか、最初のビットに遷移するか判定し、判定し
たビットに対応する４ビットの状態信号（第１の状態信
号）３〜０を出力端子からシフトレジスタ30に出力
する。

つまり同期状態検出回路20は、入力信号Ａとフレーム同
期パターンのビット内容との比較において、両者が一致
した時は第２図の状態遷移図に示すように、S1からSn方
向に状態遷移を起こす状態信号を、不一致の時は最初の
S₁に状態を戻す状態信号₃〜₀をシフトレジスタ30に
出力する。

シフトレジスタ30は、上述した同期状態検出回路20から
出力される状態信号₃〜₀を取込み、１フレーム長シ
フトさせた後に同期状態検出回路20に出力する。すなわ
ち同期状態検出回路20には１フレーム長前の状態信号
₃〜₀が入力されることとなり、同期状態検出回路20は
この状態信号に対応するフレーム同期パターンのビット
内容と入力信号とを順次比較する。

そして上記比較により状態遷移がS_nまで進みフレーム同
期パターンの最終ビットにおいて一致が検出されると、
同期状態検出回路20は外部にフレーム同期の確立を示す
フレーム同期検出信号Ｂを出力し、最初のS₁に状態を遷
移する状態信号をシフトレジスタ30に出力する。

ところで上記状態検出回路20は、例えばリードオンリー
メモリ（ROM）を用いても構成することができる。入力
信号Ａのフレーム同期パターンを“10001101110＊”と
すると、状態検出回路20を構成するこのROMに書き込ま
れるデータは、第１表，第２表に示すようになる。

すなわち正しいフレーム同期パターンのビット列がA₄か
ら入力すると、第１表に示すように、ROMから読み出さ
れる出力信号₃〜₀は次の状態を示すデータに遷移す
る。

状態信号₃〜₀は、シフトレジスタ30の入力端子I₃〜
I₀に入力し、１フレーム長後出力端子₃〜₀から出力
する。このようにしてROMのアドレスA₃〜A₀がＢまで進
むと、出力信号（第３の状態信号）４が"0"、すなわ
ちハンティング状態以外の遷移状態を示す出力信号４
がラッチ回路40に出力される。なお、この出力信号４
は、ハンティング状態においては、上記入力信号A4及び
A3〜A0に基づいて定まるが、ハンティング状態以外の遷
移状態にある場合には、後述するように、入力信号A7〜
A5及びA4に基づいて決定される。

一方、A₄にフレーム同期パターンのビット列と不一致の
信号が入力すると、第２表に示すように、状態信号₃
〜₀は“0"となる（状態をS₁に戻す）。

また同期状態検出回路20は、符号誤りによるフレーム同
期外れが発生しないよう入力信号Ａと後述するラッチ回
路40から出力される第２の状態信号に対応したフレーム
同期信号のビット内容とを各ビット毎に比較している。
この比較結果に対して同期状態検出回路20は、次の状態
に遷移するか、現在の状態のままでホールドするか判定
し、判定結果に対応する１ビットの状態信号₄を出力
端子からラッチ回路40に出力するとともに判定したビッ
トに対応する３ビットの状態信号₇〜₅をラッチ回路
40に出力する。ラッチ回路40は切替えスイッチ60から出
力する出力信号Ｙのタイミングで状態信号₄をラッチ
し、出力端子から出力信号Q₀を出力する。この出力信号
Q₀はマルチフレームカウンタ50に入力し、計数を可能に
するとともに切替スイッチ60にも入力し、ラッチ回路40
に出力される出力信号Ｙの切替えを行なっている。状態
検出回路20から出力した状態信号状態信号（第２の状態
信号）７〜５は、マルチフレームカウンタ50から１
マルチフレーム長後に出力されるホのパルスか又は１ビ
ット毎に出力されるクロック信号CKのいづれかのタイミ
ングによりラッチ回路40にラッチされ、ラッチ回路40は
出力端子から出力信号Q₃〜Q₁を状態検出回路20に出力す
る。

つまり同期状態検出回路20は、入力信号Ａとフレーム同
期信号のビット内容との比較において、両者が一致した
時は第３図の状態遷移図に示すように、ハンティング状
態Ｈから後方保護B₁，B₂、同期状態Ｓ方向へ、又前方保
護F₃，F₂，F₁から同期状態Ｓ方向へ順に状態遷移を起こ
す状態信号Ｆを、不一致の時はそれぞれ最初のハンティ
ング状態Ｈに状態を戻すか、又は前方保護F3方向に順次
状態を戻す状態信号をラッチ回路40に出力する（状態
信号F,は第１図に示す状態信号₇〜₄に相当す
る）。

ラッチ回路40は上述した同期状態検出回路20から出力さ
れる状態信号₇〜₄を入力信号Ｙのタイミングでラッ
チして同期状態検出回路20に出力する。すなわち、入力
信号Ａがフレーム同期信号でない場合状態検出回路20に
は、状態信号₄により入力端子“1"側に切替え選択さ
れた切替スイッチ60から出力するクロック信号CKのタイ
ミングによる１ビット前の状態信号Q₃〜Q₁が入力される
こととなる。また入力信号がフレーム同期信号である場
合状態検出回路20には状態信号₄により入力端子“0"
側に切替選択された切替スイッチ60から出力するマルチ
フレームカウンタ50のカウントタイミングによる１マル
チフレーム長前の状態信号Q₃〜Q₁が入力されることとな
り、同期状態検出回路20はこの状態信号に対応するフレ
ーム同期信号のビット内容と入力信号とを順次比較す
る。

よって１ビット毎の上記比較によりフレーム同期信号の
ビット内容と入力信号とが一致すると、状態遷移がハン
ティング状態Ｈから後方保護を介して同期状態Ｓまで進
み、同期状態検出回路はこの状態をホールドして１マル
チフレーム長毎に順次入力信号との比較を行なう。次に
同期外れが生じて状態信号に対応するフレーム同期信号
のビット内容と入力信号とが異なると、状態遷移は上記
同期状態Ｓから前方保護に進み１マルチフレーム長毎の
上記フレーム同期信号と入力信号とを順次比較する。そ
して上記比較によりフレーム同期信号と入力信号とが不
一致のまま進むと、同期状態検出回路は再びハンティン
グ状態Ｈに戻り、上記比較によりフレーム同期信号と入
力信号とが一致すると、状態遷移が同期状態Ｓまで進
み、同期状態検出回路はこの状態をホールドして１マル
チフレーム長毎に順次上記比較を行なう。

ところで上記同期状態検出回路20は、前述したようにリ
ードオンリーメモリ（ROM）を用いても構成することが
できる。この場合の状態遷移は、第３表に示すように、
入力信号A4及びA7〜A5の値に基づいて行われる。

すなわち正しいフレーム同期信号のビット“0"がA₄から
入力すると、表に示すように、ROMから読み出される出
力信号₇〜₄のうち、出力信号₄は“0"となり、出
力信号₇〜₅は次の状態を示すデータに遷移する。

状態信号₇〜₄は、前回の状態信号₄によって決ま
るラッチ回路40のラッチするタイミング、例えば前回の
状態信号₄が“0"のときは出力信号Q₀により切替スイ
ッチ60を“0"側に切替えるとともにマルチフレームカウ
ンタの計数を可能にし、１マルチフレーム長後に出力す
るパルスホのタイミングでラッチ回路40の出力信号Q₃〜
Q₀を₇〜₄のデータに変換しており、変換された出力
信号Q₃〜Q₀は上記状態信号₇〜₄が出力されてから１
マルチフレーム長後にROMのアドレスA₇〜A₅に入力され
る（第１図参照）。このようにしてROMのアドレスA₇〜A
₅がＳまで進む（同期状態になる）と、状態遷移は同期
状態Ｓのままホールドする。次にこの状態遷移がホール
ドのときに、同期外れが発生しA₄にフレーム同期信号の
ビットと不一致の信号が入力すると、状態信号₄は
“0"のままで、状態信号₇〜₅を次の状態（前方保護
の状態）を示すデータに遷移する。このようにしてA₄に
フレーム同期信号のビットと不一致の信号が入力してRO
MのアドレスA₇〜A₅がＨまで進む（ハンティング状態に
なる）と、A₄にフレーム同期信号のビットと一致する信
号が入力するまで、状態信号₄は“1"となり、状態信
号₇〜₅はハンティング状態にホールドされる。

状態信号₇〜₄は、前回の状態信号₄によって決ま
るラッチ回路40のラッチするタイミング、例えば前回の
状態信号₄が“1"のときは出力信号Q₀により切替スイ
ッチ60を“1"側に切替えて１ビット毎に出力するクロッ
ク信号CKのタイミングでラッチ回路40の出力信号Q₃〜Q₀
を₇〜₄のデータ（ハンティング状態Ｈを示すデー
タ）に変換しており、変換された出力信号Q₃〜Q₀は上記
状態信号₇〜₄が出力されてから１ビット後にROMの
アドレスA₇〜A₅に入力される（第１図参照）。また後方
保護の状態B₁，B₂において、Ａにフレーム同期信号のビ
ットと不一致の信号が入力したときも上記ハンティング
ＨでＡに不一致の信号が入力したときと同様の状態遷移
を行なってハンティング状態にする。よって本発明で
は、回路構成が簡単になり、メモリの量を減少すること
ができ、コストの低下を図れる。

［発明の効果］以上述べたように、本発明では、フレーム毎の同期状態
を示す第１の状態信号と、入力信号の遷移状態を示す第
２の状態信号とに基づいて、遷移状態がハンティング状
態か否かを示す第３の状態信号及び新たな第２の状態信
号をラッチ回路に出力するとともに、該第３の状態信号
に基づいて、ラッチ回路のラッチタイミングを切り換え
るよう構成したので、フレーム同期信号検出部及び同期
保護部を機能融合して、回路構成を簡略化することがで
きる。

【図面の簡単な説明】

第１図は本発明の基本構成回路図、第２図は同期パター
ンの状態遷移図の一例、第３図はフレーム同期信号の検
出状態における状態遷移図の一例、第４図は従来例のフ
レーム同期回路図である。 20……同期状態検出回路、30……遅延回路、40……ラッ
チ回路、50……マルチフレームカウンタ、Ａ……入力信
号。

Claims

【特許請求の範囲】

【請求項１】各フレームがそれぞれ所定のフレーム同期
ワードを有するマルチフレーム構成の入力信号からフレ
ーム同期ワードを検出し、ハンティング状態、後方保護
状態、同期状態、前方保護状態の間の状態遷移を行うこ
とにより同期検出を行うフレーム同期検出回路におい
て、前記入力信号に含まれるフレーム同期ワードを検出する
毎に１ずつ変化する第１の状態信号が入力され、該第１
の状態信号を１フレーム分遅延して出力する遅延回路
と、前記入力信号の遷移状態を示す第２の状態信号および前
記遷移状態が前記ハンティング状態以外であることを示
す第３の状態信号を入力し、該第２の状態信号および第
３の状態信号を所定のタイミングでラッチして出力する
ラッチ回路と、前記ラッチ回路から出力される前記第３の状態信号に対
応して前記前記ラッチ回路のラッチタイミングを前記マ
ルチフレームに同期したタイミングまたは前記入力信号
の各ビットに同期したタイミングに切り換えるラッチタ
イミング切換回路と、前記入力信号、前記遅延回路で遅延された第１の状態信
号および前記ラッチ回路からの前記第２の状態信号に対
応する出力が入力され、前記遅延回路の出力および前記
入力信号に対応して前記第１の状態信号を更新して出力
するとともに、前記ラッチ回路からの前記第２の状態信
号に対応する出力および前記入力信号に対応して前記第
２の状態信号を更新して出力し、更に、前記遅延回路の
出力の値および前記ラッチ回路からの前記第２の状態信
号に対応する出力および前記入力信号に対応して前記第
３の状態信号を出力する同期状態検出回路とを具備したことを特徴とするフレーム同期検出回路。