JPH02501526A - 光フアイバシステムのためのデータビツト検知器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 光フアイバシステムのためのデータビット検知器発明の背景 本願発明は光フアイバ伝送システムに係り、特に可変クロックレートな復号でき 、ユーザーやソフトウェアの介在なしに複数のデータレートで動作できる光ファ イバ・ワークステーションで使用できるように、可変レートで発生する入力デジ タル信号のデータビット期間を検知し、決定するための装置に関するものである 。

光ファイバは、コンピュータ・ワークステーション間でデジタルデータな伝送す るのに特に有効であることが知られている。現在のワークステーションの構成は 、複数のスレーブ・ワークステーションを採用し、技術の進歩にともない、新た に組込まれたワークステーションを、それ以前に組込まれているワークステーシ ョンよりも早いデータレートで動作できるようになった０例えば、従来のワーク ステーションが最大３０７．２にビット／秒で動作するのに対し、現在のワーク ステーションは１．８Ｍビット／秒で動作することができる。ワークステーショ ンのデータレート能力（即ち、高速ビットレートか低速ビットレートか）を検知 し、ソフトウェアやオペレータの介在なしに、自動的に伝送データレートを調節 するシステムが、本願発明の出願人に譲渡された米国特許出願Ｓ、Ｎ　１２１， ３８９光フアイバワークステーシヨンのためのダイナミック高速シフタ（Ｄｙｎ ａｍｉｃ　５ｐｅｅｄ　５ｈｉｆｔｅｒ　ｆｏｒ　Ｆｉｂｅｒ　０ｐｔｉｃ　Ｗ ｏｒｋ　５ｔａｔｉｏｎ）に開示されている。なお、ここでは参照として記述す るに留める。

自己クロック・シリアルデータ伝送モードで符号化された双位相（ｂｉ−ｐｈａ ｓｅ）ゼロデータを用い、光フアイバデータな非同期で伝送するための従来のプ ログラム・ロジック・アレイ（ＰＡＬ）を使用した論理回路を用いた結果、各デ ータビット及び内包されたクロックパルスの期間は、パルスからパルスまで変化 する可能性がある。連続したワークステーションにデータを再送、あるいはホス トコンピュータに戻すためには、クロックパルスとデータビット期間とがほぼ実 時間で正確に再現されることが重要である。受信側が各データビットの中央でサ ンプルするように５０％のデユーティサイクルを仮定している従来の復号化技術 では、双位相パルスが非対称で、そのデユーティサイクルが変動する場合には不 正確なものとなる。さらには、双位相データはＯのビットのとき、データビット 内に符号化された変移を持つため、単に変移を検知するだけでは、データビット の最初と終わりを区別するのに不十分である。

図面の簡単な説明 第１図は高速モードでの動作と低速モードでの動作の関係を示すタイミング図、 第２図は本願発明の検知回路の回路図、第３図は高速モードと低速モードの場合 に有益な本願発明の変形例を示す図、そして 第４図は本願発明の信号波形のタイミング関係を示す波形図である。

好りｍ組か以諷男 本願発明の光フアイバワークステーションは、好ましくは第１図に示すように、 規則的なりロックパルスを提供する周期が６２．５ｎｓの１６ＭＨｚクロックを 使用している。双位相のＯに符号化されたデータはワークステーションに伝送さ れ、自己クロック直列データ伝送コードである。第１図に示すように、上向きあ るいは下向きの矢印で示された変移は、各データビット周期の前縁及び後縁で発 生する。論理“１”ではデータビット周期の前縁及び後縁の間に変移が存在せず 、論理“０”は、それにビットのほぼ中央で発生する変移を加えて表わされてい る。本願発明では、高速データのビット周期は、１．７７７８ＭＨｚで入力する 符号化データのビットレートに対応して、通常５６２．５ｎｓとしている。この レートは、１．３３３３ＭＨｚと１．７７７８ＭＨｚの間で変化してもよい。

双位相の０のコードは１ビット全体の周期のうち、通常２５０ｎｓの時点で変移 する。このビットレートを“高速”とする。２７６゜６ＫＨｚから３０７．２Ｋ Ｈｚで発生する低速データは、３２５５．２ｎｓ、即ち３０７．２ＫＨｚのビッ ト周期を有している。このように、高速データと低速データはほぼ６対１の周波 数比を有している。さらに、ビット中央での変移は、４：５から４＝８のクロッ クサイクル比で変化してもよ（、このレートはビットからビットの間で変更でき る。

１６ＭＨｚのクロックのときの高速双位相データ周期は、９デ一タビツト間隔で 構成されている。ここで、各間隔は通常６２．５ｎＳを有している。従って、低 速データビット周期は、通常６２．５ｎｓの周期を有するデータビットの５２個 分からなっている。

本願発明は、符号化されたデータの変移の間の間隔を検知し、ビットの中央での 変移を識別できるように構成されている。

第２図を参照すると、本願発明の回路図が、ブロックダイヤグラム形式で示され ている。第４図の波形に従って従来の手段で出力された入力信号が、入力端子に 供給される。そのような信号を発生する適当なシステムが、参照した米国特許出 願１２１，３８９号に開示されている。このような信号は、好ましくは１６ＭＨ ｚの水晶発振の時間ベースを有するＣＬＯＣＫ＋と、ＣＬＯＣＫ＋の反転信号で あるＣＬＯＣＫ−とで構成されている。システムクリア信号ＣＬＥＡＲ−は、パ ワーオン時に出力される短い負のパルス信号で、Ｄタイプのフリップフロップ２ ６やＪ−にフリップフロップ３６をリセットし、動作中は正（ハイレベル）に保 たれている。カウンタ信号Ｑ、、Ｑ、、Ｑｃ　、ＱＤは、後述するようにして、 １６ＭＨｚのクロックレートで所定のカウント値を連続してインクリメントする ことにより得られる。カウンタ信号は従来からあるカスケード接続されたデコー ダ１０．１２に接続され、その計数値を表わす２進数が出力される。この２進数 出力は、複数の互いに排他的にロウレベルになる出力パルスＣＮＴＯ−からＣＮ Ｔ５−１及びＣＮＴＥ−。

ＣＮＴＦ−の形で示されている。

出力ＣＮＴＯ−からＣＮＴ３−はＯＲ回路１４に入力され、その計数値の期間に 比例した出力としてライ・ン１５に出力される。出力ＣＴ４−１ＣＮＴ５−及び ＣＮＴＥ−、ＣＮＴＦ−は、第２のＯＲ回路１６に接続され、ライン１７の論理 和出力は第３のＯＲ回路１８に出力され、ライン１５の信号との論理和がとられ る。このようにして、ライン２４の信号の周期は、カウント値ＥあるいはＦある いはＣＮＴＯ−からＣＮＴ５−のカウント間隔に対応した期間を表わしている。

この信号は、双位相の光フアイバデータに内包されているクロックパルスの期間 に対応している。ライン２４を介して、ＣＬＯＣＫ−のパルス幅に対応した所定 の遅延を発生するフリップフロップ２４に信号が供給されると、データビット期 間に対応してその間隔を伸長あるいは縮小する遅延クロック信号ＤＥＣＬＯＣＫ −が作成される。この信号はノード３２でＡＮＤ回路３４に供給され、このＡＮ Ｄ回路はライン３８上のルックアヘッド（先取り）信号ＴＬＡ十信号を入力して いる。このルックアヘッド信号は、光ファイバ・データパルスより作成された同 期変移パルスであり、１つ前のビット周期よりＳＥＤ＋の１クロツク前に出力さ れ、適当なタイミングを発生するＲＰＥＥＮ＋を提供している。（ＲＰＥＥＮ＋ が形成される方法により、この信号は常にビット周期の終りに発生する１クロッ ク幅のパルスである。そこで、ビット周期の終了パルスＥ　Ｂ　Ｐ　Ｐ　＋　（ Ｅｎｄｉｎｇ　Ｂｉｔ　Ｐｅｒｉｏｄ　Ｐｕ１ｓｅ）と呼んでもよい）。

ＲＰＥＥＮ十出力信号は双安定フリップフロップ３６のリセットに入力に入力さ れる。ＴＬＡ＋と遅延されたデコーダ出力とが一致することによりリセットされ ると、フリップフロップ３６はＡＮＤ回路４２に補数出力ＰＥＥＮ−を出力する 。このＡＮＤ回路４２はまたライン４０のＳＥＤ十信号を入力している。このＳ ＥＤ＋信号は光フアイバデータパルスの変移に同期している。こうして、ＰＥＥ Ｎ−信号はデータビットパルスの最初の変移でのみアクティブハイとなり、ビッ ト中の変移ではハイレベルにならないので、ノード４４の出力信号ＰＥ＋は、デ ータビットの最初の変移でのみ発生し、ビットレートの変動とは関係なく有効な 変移パルスを示すことができる。

ゲート４２の出力はまた、１１４６を介してフリップフロップ３６のセット人力 Ｊに閉ループで接続されており、その動作については詳しく後述する。

第２図に示した発明は、第３図に示すように変更することにより、高速あるいは 低速のビットレートに対応して選択可能に応答できるように変更できる。ＯＲ回 路１６の出力は、線１９を介して第３のＡＮＤ回路２０の一方の入力端子に接続 され、そのＡＮＤ回路の出力はＯＲ回路１８の一方の入力端子に入力されている 。ＡＮＤ回路２０はまたＥＮＨ３十信号を入力しており、この信号は高速モード で論理ハイとなり、低速モードではロウレベルになる。こうして、ＣＮＴ４−１ ＣＮＴ５−１ＣＮＴＥ−１ＣＮＴＦ−よりなるＯＲ回路１６の出力は、低速モー ドでゲート１８に入力されず、高速モードでゲート１８に入力される。

前述した回路の動作は、以下のようである。第２図の“伸長”されたクロックと 有効な変移を検出する回路は、パルス期間（幅）が変動するビットレートを処理 できなければならない。高速モードでのシステムは通常１．８ＭＨｚで動作する が、１．３３３３から１．７７７８ＭＨｚの範囲で動作できなければならない。

低速モードでは、システムは２７５．６６４ＫＨｚから３０７．２ＫＨｚの範囲 で動作する。ビットレートは経験的に知ることができないため、電源投入時、シ ステムは高速モードになるように構成されており、ワークステーションの能力に 対応して自動的に低速モードに変換される。内包されたクロックのデユーティサ イクルを変更することにより、更なる問題点が発生する。このデユーティサイク ルは、９ステートから１２ステートの範囲にあるが、いつもは波形が論理ハイレ ベルの間は４ステ一ト幅である。クロック波形のロウレベル状態は５〜８ステー トの範囲でもよい。さらに、これらの特性は、未知のパターンで絶えず変化して いる。これらの特性は、本願発明を利用した光フアイバ伝送システムの設計上、 本来有しているものである。

１０ビツトに対する最初の変移と最後の変移、及び０のビットに対して付加され たビット中央での変移により定義されるデータビットの期間やデユーティサイク ルを検出することにより、クロックパルスが復号されることは明らかである。本 願発明の目的は、ビット周期の開始と終了をはっきり分けることにより、有効な 変移を決定することにある。クロック再生処理によるビット周期の中央で発生す る変移は無効な変移であり、この回路はそのような変移が検知回路にエラーをも たらすのを禁止しなければならない。

次に、第１図を参照すると、メインの水晶で制御された時間ベースは、典型例と して１６ＭＨｚの周波数で動作しており、１．７７７８ＭＨｚの高速ビットレー トでは、各ビットは５６２．５ｎｓの幅（期間）を有している。双位相の１には 前縁と後縁の変移５０゜５２がある。双位相のＯは、その前のビットの後縁の変 移５２を利用し、後縁の変移５６の他にビット中央の変移５４を有している。

各ビットは９クロツクサイクルからなり、０のビットは４：５のデユーティサイ クルを有している。低速データビット５８は３０７゜２ＫＨｚで３２５５．２ｎ ｓの期間を有し、クロック周期は３．２５μ秒で、その１／２のデユーティサイ クルは１．６２μから２゜０μＳの間で変化する。

第２図を参照すると、パワーオン時には、Ｄフリップフロップ２６とＪ−にフリ ップフロップ３６はライン３０のシステムクリア信号によってプリセットされる 。これにより、フリップフロップ２６のＱ端子はアクティブハイに、フリップフ ロップ３６のＱ端子はアクティブロウレベルになる。第２図とともに第４図を参 照すると、光フアイバ同期データ（ＦＯＳＤ）は、入力光ファイバ信号を示して いる。この信号は電気信号に変換され、従来の方法により、いくつかの段階を経 て、安定な光フアイバ信号を供給するために同期が取られたものである。ＦＯＳ Ｄ信号の波形は、ここではＯのビット列１００，１０２と、１のビット１０４と からなっている。光フアイバデータが最初に変移するときは、以下に述べる様に して、パラレルエネーブル信号（ＰＥ十）が出力される。高速カウントモードで は、ＰＥ十倍信号よりカウンタ（図示せず）にＡ（１６進数）がロードされる。

そのカウンタは１６ＭＨｚのクロックでインクリメントされ、その出力Ｑ、、Ｑ 、、Ｑｅ及びＱ、、がカスケード接続されたデコーダ１０と１２に出力される。

ここで最大ビット期間は１２ステートの幅を有しているため、高速モードで光フ アイバパルスの長さを決定するのに、Ｅから５（１６進数）の計数で十分である 。デコーダ出力０〜３はＯＲ回路１４に接続されており、デコーダの出力４〜５ とＥとＦは第２の論理和ゲート１６に接続されている。デコーダ出力の全てはア クティブロウレベルで、バー（−）で示されている。論理和がとられ、復号され た計数値は、論理和動作につきもののスパイクノイズの発生を防止するため、変 移より１クロツク遅延されて処理される。従って、計数値はこの遅延を考慮して 選択される。

ライン１５上のゲート１４の出力は０ＲＯ１２３で示されており、ライン１７上 のゲート１６の出力は、波形０ＲＥＦ４５で示されている。２つの論理回路の出 力は、さらにＯＲ回路１８で結合され、ライン２４上に波形０ＲＥＦＯ１２３４ ５を出力している。そのデユーティサイクルは、内包されたクロックに対応して いる。ライン２４上の信号はフリップフロップ２６のＤ端子に入力され、次のク ロックサイクルで、好ましくないスパイクノイズを防止した遅延信号を提供して いる。フリップフロップ２６のＱ出力信号はノード３２に出力され、データパル スに内包されたクロックに対応する矯正されたクロック信号ＤＥＣＣＬＫ−とし て取出される。ＯＲ回路を通して入力される計数値は、次のＰＥ＋パルスが発生 してカウンタにＡ（１６進数）が再びロードされるタイミングに依存することは 明らかであろう。

ノード３２の信号は信号ＴＬＡ＋と結合される。この信号は、変移（Ｔｒａｎｓ ｉｔｉｏｎ）ルックアヘッド（Ｌｏｏｋ　Ａｈｅａｄ）の頭文字を並べたもので 、この信号が出力された時に光フアイバデータの変移がエネーブルになる。それ は、データビットの変移前に、１クロツクパルスで発生するように調整された時 間である。ＴＬＡ＋とＤＥＣＣＬＫ−信号は、ライン３８とノード３５とを介し てＡＮＤ回路３４に入力され、それらが一致したときに、リセットＰＥエネーブ ル（ＲＰＥＥＮ）を出力する。このＲＰＥＥＮ信号は、データビットの最後の変 移で発生する。

ＲＰＥＥＮ信号はフリップフロップ３６のＫ（リセット）端子に入力され、ＦＯ ３Ｄパルスの後縁で、即ち、ＣＬＫ入力にライン３８により入力される次のクロ ックパルスの立上がりに一致して、フＥＮ−がハイになる。これと同時に、ＳＥ ＤＥ号が出力される。ＳＥＤＥ号は同期したエツジ検出器（Ｓｙｎｃｈｒｏｎｉ ｚｅｄ　Ｅｄｇｅ　Ｄｅｔｅｃｔｏｒ）を意味しており、入力光ファイバデータ を初期クロック周波数に同期させることにより得られ、０のビットと１のビット データの両方の各変移毎に１つのパルスを出力している。適当な回路は、本願出 願人に譲渡され、ここでは参考として取上げる米国特許Ｕ、Ｓ、Ｐ　４，７６３ ゜３３８号の、同期信号デコーダ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｓｉｇｎａｌ　Ｄ ｅｃｏｄｅｒ）に開示されている。

このＳＥＤＥ号は、光ファイバの同期データと、遅延した光フアイバ同期データ とを排他的論理和回路に入力することにより作成され、ＴＬＡ信号の後に続いて 、クロック周期に等しい周期を有するパルスとして出力される信号である。ハイ レベルの状態での出力ＰＥＥＮ−は、ＡＮＤ回路４２でＳＥＤＥ号と結合されて 、所望の出力ＰＥ＋が得られる。この信号はフリップフロップ３６のセット人力 Ｊに閉ループでフィードバックされ、１クロツク後、ＰＥＥＮ−信号が再びロウ レベルになる。フリップフロップ３６をセットする同じクロックパルスで、カウ ンタにはＡ（１６進数）が再びロードされ、これにより次のビット周期に対する Ｏのビットのブロッキング・ウィンドウがセットされる。

第２図は高速モードで動作するように説明したが、第３図の回路を用いて低速の ビットレートモードで動作するのに使用されてもよい。低速モードの場合は、カ ウンタにはＣ（１６進数）をロードして、ＣＮＴＯからＣＮＴ３まで計数すれば よい。従って、ＡＮＤ回路２０はＯＲ回路１６とＯＲ回路１８との間に接続され 、更なる計数を禁止する。ＥＮＨ３十信号が、論理ハイのときに高速動作を可能 にするために使用される。デコーダ１２と１０の論理カウント値は、ライン１９ を介してＡＮＤ回路２０に接続され、ライン２１を介してＯＲ回路１８に接続さ れる。そして、その回路は第２図で説明した方法で動作する。低速モードでは、 ＥＮＨ３十信号はロウレベルになるため、ＡＮＤ回路２０はＯＲ回路１６よりの 如何なる信号もブロックする。

以上説明したように、本発明は双位相の光フアイバデータを検知する新規なアプ ローチを提供しており、内包されたクロックを取出し、デユーティサイクルや繰 返しレートが変動する信号の有効データビット変移を検知することができる。

本発明は好適な実施例で説明されており、使用した名称などは説明のためのもの で、本願発明を限定するものではない、また、本願の多岐に亙り、発明の範囲や 趣旨を逸脱することなくなされる変更等は、添付した請求の範囲に含まれること が理解されるであろう。

国際調査報告 国際調査報告 ＬＩＳ　！１９００１５３ Ｓ＾　２６７５９

Claims (9)

【特許請求の範囲】
1. （１）入力データ中に符号化された可変クロック周波数を有し、複数のビットレ ートのうち少なくとも１つのビットレートで伝送された入力されるデータ列のデ ータビットの最初と最後の変移とを示す信号を出力するための装置であって、 前記データビットの期間を表す第１の信号に応答して、前記データビットの期間 に対応する第２の信号を２進数形式で出力する復号化手段と、 規則的なクロックパルス源と前記第２の信号に応答して、予め定められた量遅延 させた前記可変クロック周波数を表す第３の信号を出力する単安定スイッチ手段 と、そして前記遅延したクロック信号と規則的なクロックパルス源に応答し、さ らには前記データビットの開始、中間、最後の変移を表す第４の信号に応答して 、前記第３と第４の信号が一致するときに第１の動作状態を有し、前記ピット中 央での変移以外の最初と最後の変移を表わす第５の信号を出力する双安定スイッ チ手段とを有することを特徴とする装置。
2. （２）前記第４と第３の信号に応答してそれらが一致することを示す信号を出力 するための、前記単安定スイッチ手段と前記双安定スイッチ手段との間に接続さ れた第１の論理ゲート手段をさらに有することを特徴とする請求第１項に記載の 装置。
3. （３）前記第１の動作条件のとき、ピットの開始、ビット中央、最後の変移を表 す信号と、前記双安定スイッチ手段の出力に応答して、与えられた論理条件で第 ５の信号を出力するための第２の論理ゲート手段をさらに含み、前記第５の信号 はまた前記双安定スイッチ手段の入力に接続され、前記規則的なクロックパルス に応答してそのアクティブ状態を変更するようにしたことを特徴とする請求第２ 項に記載の装置。
4. （４）前記復号化手段は、１つの入力と、第３の論理ゲート手段に接続された複 数の出力を有し、前記デコーダ出力の合計に対応する出力値を出力するための第 １の復号化手段と、そして前記第１の復号化手段の前記入力に接続された入力を 有し、さらに複数の出力を供給するための第２の復号化手段と、第５の論理ゲー ト手段を活性化するために接続され、前記第１と第２の復号化手段の出力の合計 に対応して前記単安定スイッチ手段に前記第２の信号を出力する前記第３と第４ の論理ゲート手段とをさらに有することを特徴とする請求第３項に記載の装置。
5. （５）所定のピットレートを表す信号と、前記第４の論理手段に応答して、高速 ビットレートを表す第１の出力と、前記所定のビットレートに従つて低速ビット レートを表す第２の出力とを、前記第５の論理ゲート手段に出力するための第６ の論理ゲート手段をさらに有することを特徴とする請求第４項に記載の装置。
6. （６）前記第１の復号化手段は前記低速ビットレートで動作し、前記第１と第２ の復号化手段は高速ビットレートで動作することを特徴とする請求第５項に記載 の装置。
7. （７）前記複数のビットレートは１．３３３Ｍピット／秒から１．７７８Ｍビッ ト／秒と、２７５．６Ｋビット／秒から３０７．２Ｋビット／秒の間にあること を特徴とする請求第６項に記載の装置。
8. （８）前記データビットの期間は９と１２クロックサイクルの間で変化すること を特徴とする請求第７項に記載の装置。
9. （９）前記計数信号は前記高速ビットレートで９から１２クロックサイクルに亙 りインクリメントされるＡ（１６進数）と、前記低速ビットレートで同様にイン クリメントされるＣ（１６進数）を含むことを特徴とする請求第８項に記載の装 置。