JPS63304354A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
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- JPS63304354A JPS63304354A JP14025887A JP14025887A JPS63304354A JP S63304354 A JPS63304354 A JP S63304354A JP 14025887 A JP14025887 A JP 14025887A JP 14025887 A JP14025887 A JP 14025887A JP S63304354 A JPS63304354 A JP S63304354A
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- 230000001934 delay Effects 0.000 abstract description 3
- 230000000977 initiatory effect Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 8
- 241001397104 Dima Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はダイレクトメモリアクセス制御装置（以下ＤＭ
Ａ制御装置）に関するものである。
Ａ制御装置）に関するものである。
従来の技術
従来のＤＭＡ制御装置は中心のＤＭＡコント。
−ラとして、例えば日本電気μＰＤ７１０７１等が使用
されている。
されている。
第３図は従来のＤＭＡ転送時に出力する■○読み出し制
御信号の始端とメモリ書き込み制御信号の始端との時間
差が制御クロックの１クロック分以下のＤＭＡコントロ
ーラをＤＭＡ制御装置内に使用したシステムの構成図を
示すものである。１はメモリ装置、２はＤＭＡ転送対象
の入出力機器、３はシステムバス、４はＤＭＡ制御装置
、５は従来（Ｄ Ｄ ＭＡ ニア ７ トローラ、６は
ＤＭＡコントローラ５の出力するＩＯ読み出し制御信号
、７はＤＩＭＡコントローラ５の出力するメモリ書き込
み制御信号、８はＤＭＡコントローラ６に供給されるＤ
ＭＡ制御クロック信号である。通常、ＤＭＡ制御クロッ
ク信号８はシステムクロックよシ作成される。
御信号の始端とメモリ書き込み制御信号の始端との時間
差が制御クロックの１クロック分以下のＤＭＡコントロ
ーラをＤＭＡ制御装置内に使用したシステムの構成図を
示すものである。１はメモリ装置、２はＤＭＡ転送対象
の入出力機器、３はシステムバス、４はＤＭＡ制御装置
、５は従来（Ｄ Ｄ ＭＡ ニア ７ トローラ、６は
ＤＭＡコントローラ５の出力するＩＯ読み出し制御信号
、７はＤＩＭＡコントローラ５の出力するメモリ書き込
み制御信号、８はＤＭＡコントローラ６に供給されるＤ
ＭＡ制御クロック信号である。通常、ＤＭＡ制御クロッ
ク信号８はシステムクロックよシ作成される。
以上のように構成された従来のＤＭＡコントローラ６を
使用したシステムではそのＤＭＡコントローラ５が出力
するバス制御信号（ＩＯ読み出し制御信号、メモリ書き
込み制御信号）をＤＭＡ伝速時のバス制御信号としてそ
のままバス上に出力している。従来のＤＭＡ制御装置４
の場合の入出力機器２からメモリ装＃１に対するＤＭＡ
によるデータ転送の際の各種制御信号のタイミングを第
４図に示す。ＤＭＡ制御装置４は工○読み出し制御信号
６をシステムバス３に出力した後、ＤＭＡ制御クロック
信号８の１クロック分遅れてメモリ書き込み制御信号７
を同じくシステムバス３上に出力する。ＩＯ読み出し制
御信号６を受けて入出力機器２がシステムバス３上にデ
ータを出力し、システムバス３上にデータが出力されて
いる間にメモリ装置１はメモリ書き込み制御信号７を受
けて、システムバス３上のデータがメモリ装置１内に書
き込まれる。
使用したシステムではそのＤＭＡコントローラ５が出力
するバス制御信号（ＩＯ読み出し制御信号、メモリ書き
込み制御信号）をＤＭＡ伝速時のバス制御信号としてそ
のままバス上に出力している。従来のＤＭＡ制御装置４
の場合の入出力機器２からメモリ装＃１に対するＤＭＡ
によるデータ転送の際の各種制御信号のタイミングを第
４図に示す。ＤＭＡ制御装置４は工○読み出し制御信号
６をシステムバス３に出力した後、ＤＭＡ制御クロック
信号８の１クロック分遅れてメモリ書き込み制御信号７
を同じくシステムバス３上に出力する。ＩＯ読み出し制
御信号６を受けて入出力機器２がシステムバス３上にデ
ータを出力し、システムバス３上にデータが出力されて
いる間にメモリ装置１はメモリ書き込み制御信号７を受
けて、システムバス３上のデータがメモリ装置１内に書
き込まれる。
発明が解決しようとする問題点
しかしながら上記のような構成では、ＤＭＡ転送時、Ｉ
Ｏ読み出し制御信号６が出力されてからメモリ書き込み
制御信号７が出されるまでＤＭＡ制御クロック信号８の
１クロック分しかない。そのため、高速動作のためＤＭ
Ａ制御装置４のＤＭＡ制御クロック信号８の周波数が上
がってくるとＤＭＡ制御クロック信号８の１クロック分
の時間が短くなり、入出力機器からの出力データがメモ
リ書き込み制御信号７までに間に合わなくなる。
Ｏ読み出し制御信号６が出力されてからメモリ書き込み
制御信号７が出されるまでＤＭＡ制御クロック信号８の
１クロック分しかない。そのため、高速動作のためＤＭ
Ａ制御装置４のＤＭＡ制御クロック信号８の周波数が上
がってくるとＤＭＡ制御クロック信号８の１クロック分
の時間が短くなり、入出力機器からの出力データがメモ
リ書き込み制御信号７までに間に合わなくなる。
その結果メモリ装置１には誤ったシステムバス３上のデ
ータが書き込まれるという問題点を有していた。
ータが書き込まれるという問題点を有していた。
一般に、ＤＭＡ制御装置の制御クロックの周波数は中央
処理装置が高速になれば、それに連れて上昇する。昨今
、ＬＳＩ技術の進展に伴い中央処理装置の動作クロック
は飛躍的に増加している。
処理装置が高速になれば、それに連れて上昇する。昨今
、ＬＳＩ技術の進展に伴い中央処理装置の動作クロック
は飛躍的に増加している。
しかし、入出力機器の動作速度は中央処理装置の動作程
、高速には出来ない。益々上記問題点は顕著になる方向
にある。
、高速には出来ない。益々上記問題点は顕著になる方向
にある。
本発明はかかる点に鑑み、従来のＤＭＡコントローラを
用いたＤＭＡ制御装置において、メモリ装置と従来から
の低速の入出力機器との間のデータ転送を可能とするＤ
ＭＡ制御装置を提供することを目的とする。
用いたＤＭＡ制御装置において、メモリ装置と従来から
の低速の入出力機器との間のデータ転送を可能とするＤ
ＭＡ制御装置を提供することを目的とする。
問題点を解決するための手段
本発明は、ＤＭＡ転送時に工０読み出し制御信号の始端
とメモリ書き込み制御信号の始端との時間差が制御クロ
ックの１クロック分以下のＤＭＡコントローラの出力す
るメモリ書き込み制御信号を入力として、メモリ書き込
み制御信号をＤＭＡ制御クロックに同期して遅延させる
８段シフトレジスタ（Ｎは１以上）、８段シフトレジス
タの出力とメモリ書き込み制御信号と入力として出力信
号が実際のメモリ装置に対するメモリ書き込み制御信号
として使用されるＡＮＤ回路を備えたＤＭＡ制御装置で
ある。
とメモリ書き込み制御信号の始端との時間差が制御クロ
ックの１クロック分以下のＤＭＡコントローラの出力す
るメモリ書き込み制御信号を入力として、メモリ書き込
み制御信号をＤＭＡ制御クロックに同期して遅延させる
８段シフトレジスタ（Ｎは１以上）、８段シフトレジス
タの出力とメモリ書き込み制御信号と入力として出力信
号が実際のメモリ装置に対するメモリ書き込み制御信号
として使用されるＡＮＤ回路を備えたＤＭＡ制御装置で
ある。
作 用
本発明は前記した構成によジ、ＤＭＡ転送時に従来のＤ
ＭＡ制御装置内の従来のＤＭＡコントローラの出力する
メモリ書き込み制御信号がＤＭＡ制御クロックに同期し
た８段シフトレジスタに入力されることにより、Ｎり０
ツク分遅延したメモリ書き込み制御信号が得られ、この
遅延したメモリ書き込み制御信号とメモリ書き込み制御
信号自身とのＡＮＤをとることにより、始端のみＮクロ
ック分遅延したメモリ書き込み制御信号が得られる。こ
の信号をＤＭＡ転送時のバス上のメモリ書き込み制御信
号とすることにより、ＤＭＡ転送時にバス上に出力され
るＩＯ読み出し制御信号の始端とメモリ書き込み制御信
号の始端との時間差がＮ＋１クロック分生じることとな
り、Ｎの値を適当に選択することにより、入出力装置が
出力したデータがバス上で確定するのに要する時間の後
にメモリ書き込み制御信号が出力されるように出来る。
ＭＡ制御装置内の従来のＤＭＡコントローラの出力する
メモリ書き込み制御信号がＤＭＡ制御クロックに同期し
た８段シフトレジスタに入力されることにより、Ｎり０
ツク分遅延したメモリ書き込み制御信号が得られ、この
遅延したメモリ書き込み制御信号とメモリ書き込み制御
信号自身とのＡＮＤをとることにより、始端のみＮクロ
ック分遅延したメモリ書き込み制御信号が得られる。こ
の信号をＤＭＡ転送時のバス上のメモリ書き込み制御信
号とすることにより、ＤＭＡ転送時にバス上に出力され
るＩＯ読み出し制御信号の始端とメモリ書き込み制御信
号の始端との時間差がＮ＋１クロック分生じることとな
り、Ｎの値を適当に選択することにより、入出力装置が
出力したデータがバス上で確定するのに要する時間の後
にメモリ書き込み制御信号が出力されるように出来る。
実施例
第１図は本発明の一実施例におけるＤＭＡ制御装置の構
成図を示すものである。第１図において、１０は出力す
るＩＯ読み出し信号の始端とメモリ書き込み信号の始端
との時間差が制御クロックの１クロック分以下の従来の
ＤＭＡコントローラ、１１はＤＭＡ転送時にＤＭＡコン
トローラ１ｏの出力するＤＭＡメモリ書き込み制御信号
、１２はＤＭＡ制御クロック信号、１３はＤＭＡ制御ク
ロック信号１２に同期してＤＭＡメモリ書き込み制両信
号１１をＮクロック分遅延させる８段シフトレジスタ、
１４ば８段シフトレジスタ１３の出力とＤＭＡメモリ書
き込み制御信号１１のＡＮＤをとるＡＮＤ回路、１６は
システムバス、１６はＡＮＤ回路１４の出力で、ＤＭＡ
転送時、システムバス１５へ出力されるメモリ書き込み
制御信号、１７はＤＭＡ転送時にＤＭＡコントローラ１
ｏの出力するＩＯ読み出し制御信号、１８はメモリ装置
、１９は入出力装置である。
成図を示すものである。第１図において、１０は出力す
るＩＯ読み出し信号の始端とメモリ書き込み信号の始端
との時間差が制御クロックの１クロック分以下の従来の
ＤＭＡコントローラ、１１はＤＭＡ転送時にＤＭＡコン
トローラ１ｏの出力するＤＭＡメモリ書き込み制御信号
、１２はＤＭＡ制御クロック信号、１３はＤＭＡ制御ク
ロック信号１２に同期してＤＭＡメモリ書き込み制両信
号１１をＮクロック分遅延させる８段シフトレジスタ、
１４ば８段シフトレジスタ１３の出力とＤＭＡメモリ書
き込み制御信号１１のＡＮＤをとるＡＮＤ回路、１６は
システムバス、１６はＡＮＤ回路１４の出力で、ＤＭＡ
転送時、システムバス１５へ出力されるメモリ書き込み
制御信号、１７はＤＭＡ転送時にＤＭＡコントローラ１
ｏの出力するＩＯ読み出し制御信号、１８はメモリ装置
、１９は入出力装置である。
以上のように構成された本実施例のＤＭＡ制御装置につ
いて、以下その動作を第２図のタイミング図を基に説明
する。第２図のタイミング図において、ＤＭＡコントロ
ーラ１０及び８段シフトレジスタ１３はＤＭＡ制御クロ
ック信号１２の立ち下がりエツジで動作を決定するもの
とする。ＤＭＡコントローラ１０がＤＭＡ転送時にＩＯ
読み出し制御信号１７をシステムバス１５へ出力する。
いて、以下その動作を第２図のタイミング図を基に説明
する。第２図のタイミング図において、ＤＭＡコントロ
ーラ１０及び８段シフトレジスタ１３はＤＭＡ制御クロ
ック信号１２の立ち下がりエツジで動作を決定するもの
とする。ＤＭＡコントローラ１０がＤＭＡ転送時にＩＯ
読み出し制御信号１７をシステムバス１５へ出力する。
そしてＤＭＡ制御クロック信号１２の１クロツク遅れて
ＤＭＡメモリ書き込み制御信号１１を出力する。このＤ
ＭＡメモリ書き込み制御信号１１は８段シフトレジスタ
１３に入力され、ＤＭＡ制御クロック信号１２のＮクロ
ック分遅れる。ＤＭＡメモリ書き込み制御信号１１と８
段シフトレジスタ１３によりＮクロック分遅延されたＤ
ＭＡメモリ書き込み制御信号の２種類の信号がＡＮＤ回
路１４により論理ＡＮＤがとられる。ＡＮＤ回路１４の
出力はＤＭＡコントローラ１ｏの出力するＤＭＡメモリ
書き込み制御信号１１の始端のみがＤＭＡ制御クロック
信号１２のＮクロック分遅れるのみで後端は遅れない信
号となジ、この信号がバス上に出力され、ＤＭＡ転送時
のメモリ装置１８に対するメモリ書き込み制御信号１６
となる。入出力装置１９はＩＯ読み出し制御信号１７の
始端からデータをシステムバス１６に出力し始める。し
かし、入出力機器１９の動作はＤＭＡコントローラ１０
の動作に比較して遅いためＤＭＡ制御クロック信号１２
の１クロツクの間にはシステムバス１５上のデータは確
定しない。しかし、実際システムバス１６上に出力され
るメモリ書き込み制御信号１６は８段シフトレジスタ１
３とＡＮＤ回路１４の作用により始端がＮ＋１クロツク
分遅れているため、システムバス１６上のデータが確定
するまでに必要なＮの値を選択すれば、ＤＭＡメモリ書
き込み制御信号１θの始端でシステムバス１６上のデー
タが確定している状況を作ることが出来る。
ＤＭＡメモリ書き込み制御信号１１を出力する。このＤ
ＭＡメモリ書き込み制御信号１１は８段シフトレジスタ
１３に入力され、ＤＭＡ制御クロック信号１２のＮクロ
ック分遅れる。ＤＭＡメモリ書き込み制御信号１１と８
段シフトレジスタ１３によりＮクロック分遅延されたＤ
ＭＡメモリ書き込み制御信号の２種類の信号がＡＮＤ回
路１４により論理ＡＮＤがとられる。ＡＮＤ回路１４の
出力はＤＭＡコントローラ１ｏの出力するＤＭＡメモリ
書き込み制御信号１１の始端のみがＤＭＡ制御クロック
信号１２のＮクロック分遅れるのみで後端は遅れない信
号となジ、この信号がバス上に出力され、ＤＭＡ転送時
のメモリ装置１８に対するメモリ書き込み制御信号１６
となる。入出力装置１９はＩＯ読み出し制御信号１７の
始端からデータをシステムバス１６に出力し始める。し
かし、入出力機器１９の動作はＤＭＡコントローラ１０
の動作に比較して遅いためＤＭＡ制御クロック信号１２
の１クロツクの間にはシステムバス１５上のデータは確
定しない。しかし、実際システムバス１６上に出力され
るメモリ書き込み制御信号１６は８段シフトレジスタ１
３とＡＮＤ回路１４の作用により始端がＮ＋１クロツク
分遅れているため、システムバス１６上のデータが確定
するまでに必要なＮの値を選択すれば、ＤＭＡメモリ書
き込み制御信号１θの始端でシステムバス１６上のデー
タが確定している状況を作ることが出来る。
これにより、メモリ装置１８には正しい入出力装置１９
からのデータが書き込めることてなる。
からのデータが書き込めることてなる。
以上のように、本実施例によれば従来のＤＭＡコントロ
ーラに８段シフトレジスタとＡＮＤ回路を追加すること
により、システムの動作速度より動作が遅い入出力機器
とメモリ装置間のＤＭＡ転送が正しく行うことが出来る
。
ーラに８段シフトレジスタとＡＮＤ回路を追加すること
により、システムの動作速度より動作が遅い入出力機器
とメモリ装置間のＤＭＡ転送が正しく行うことが出来る
。
なお、本実施例ではＤＭＡコントローラ１０及び８段シ
フトレジスタ１３はＤＭＡ制御クロック信号１２の立ち
下がりエツジで動作を決定するものとしたが、ＤＭＡコ
ントローラ１０がＤＭＡ制御クロ２り信号１２の立ち上
が９エツジで動作を決定する場合は８段シフトレジスタ
１３もＤＭＡ制御クロック信号１２の立ち上がりエツジ
で動作を決定するようにすれば良い。また、ＤＭＡコン
トローラ１０の出力するＤＭＡメモリ書き込み制御信号
１１の論理を正論理としたが、負論理の場合は第５図に
示すように入力、出力共に負論理のＡＮＤ回路をＡＮＤ
回路１４の代わりに用いれば良い。
フトレジスタ１３はＤＭＡ制御クロック信号１２の立ち
下がりエツジで動作を決定するものとしたが、ＤＭＡコ
ントローラ１０がＤＭＡ制御クロ２り信号１２の立ち上
が９エツジで動作を決定する場合は８段シフトレジスタ
１３もＤＭＡ制御クロック信号１２の立ち上がりエツジ
で動作を決定するようにすれば良い。また、ＤＭＡコン
トローラ１０の出力するＤＭＡメモリ書き込み制御信号
１１の論理を正論理としたが、負論理の場合は第５図に
示すように入力、出力共に負論理のＡＮＤ回路をＡＮＤ
回路１４の代わりに用いれば良い。
発明の詳細
な説明したように、本発明によれば、ＤＭＡ転送時に出
力するＩＯ読み出し制御信号の始端とメモリ書き込み制
御信号の始端との時間差が制御クロックの１クロツク分
以下の従来のＤＭＡコントローラに８段シフトレジスタ
とＡＮＤ回路を追加することにより、システムの動作速
度より動作が遅い入出力機器とメモリ装置間のＤＭＡ転
送を正しく行うことが出来る。
力するＩＯ読み出し制御信号の始端とメモリ書き込み制
御信号の始端との時間差が制御クロックの１クロツク分
以下の従来のＤＭＡコントローラに８段シフトレジスタ
とＡＮＤ回路を追加することにより、システムの動作速
度より動作が遅い入出力機器とメモリ装置間のＤＭＡ転
送を正しく行うことが出来る。
半導体及びディジタル回路の高速化により、中央処理装
置、メモリ装置、及びＤＭＡ制御装置は益々高速動作が
可能となっている。しかし、入出力装置は機械的な要素
を含むものが多いためそれほど高速に動作出来ない。ま
た、入出力制御用ＬＳＩは８ビツトＣＰＵの時使用され
ていたものがそのまま使われている。そのため、制御用
ＬＳＩ自体の動作速度も高速化するシステムに適合しな
いものが多い。そのような状況の中で本発明のように、
簡単な付加回路で従来の入出力機器及びその制御用ＬＳ
Ｉを用いた高速システム内でのＤＭＡ転送が容易に行う
ことが可能となシその実用的効果は大きい。
置、メモリ装置、及びＤＭＡ制御装置は益々高速動作が
可能となっている。しかし、入出力装置は機械的な要素
を含むものが多いためそれほど高速に動作出来ない。ま
た、入出力制御用ＬＳＩは８ビツトＣＰＵの時使用され
ていたものがそのまま使われている。そのため、制御用
ＬＳＩ自体の動作速度も高速化するシステムに適合しな
いものが多い。そのような状況の中で本発明のように、
簡単な付加回路で従来の入出力機器及びその制御用ＬＳ
Ｉを用いた高速システム内でのＤＭＡ転送が容易に行う
ことが可能となシその実用的効果は大きい。
第１図は本発明の一実施例におけるＤＭＡ制御装置の構
成図、第２図は本発明の実施例におけるＤＭＡ制御装置
のタイミング図、第３図は従来のＤＭＡ制御装置の構成
図、第４図は従来のＤＭＡ制御装置のタイミング図、第
５図はＤＭＡコントローラの出力するＤＭＡメモリ書き
込み制御信号が負論理の時のＡＮＤ回路の図である。 １０・・・・・・ＤＭＡコントローラ、１１・・・・・
・ＤＭＡメモリ書き込み制御信号、１２・・・・・・Ｄ
ＭＡ制御クロック、１３・・・・・・Ｎ段ン７トレジス
タ。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第ｉ
図 第 ４ 図
ツクＤ ＝＋グ勿會１今閉−１ ノ ＝ 第 ５ 図 二二丁）−
成図、第２図は本発明の実施例におけるＤＭＡ制御装置
のタイミング図、第３図は従来のＤＭＡ制御装置の構成
図、第４図は従来のＤＭＡ制御装置のタイミング図、第
５図はＤＭＡコントローラの出力するＤＭＡメモリ書き
込み制御信号が負論理の時のＡＮＤ回路の図である。 １０・・・・・・ＤＭＡコントローラ、１１・・・・・
・ＤＭＡメモリ書き込み制御信号、１２・・・・・・Ｄ
ＭＡ制御クロック、１３・・・・・・Ｎ段ン７トレジス
タ。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第ｉ
図 第 ４ 図
ツクＤ ＝＋グ勿會１今閉−１ ノ ＝ 第 ５ 図 二二丁）−
Claims (1)
- ＤＭＡ転送時に出力するＩＯ読み出し制御信号の始端と
メモリ書き込み制御信号の始端との時間差が制御クロッ
クの１クロック分以下のＤＭＡコントローラと、前記Ｄ
ＭＡコントローラの出力する前記メモリ書き込み制御信
号を入力とし前記制御クロックに同期して遅延させて出
力するＮ段シフトレジスタ（Ｎは１以上）と、前記シフ
トレジスタの出力と前記メモリ書き込み制御信号とを入
力としてその出力信号が実際のメモリ装置に対するメモ
リ書き込み制御信号として使用されるＡＮＤ回路を備え
たことを特徴とするＤＭＡ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14025887A JPS63304354A (ja) | 1987-06-04 | 1987-06-04 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14025887A JPS63304354A (ja) | 1987-06-04 | 1987-06-04 | Ｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304354A true JPS63304354A (ja) | 1988-12-12 |
Family
ID=15264601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14025887A Pending JPS63304354A (ja) | 1987-06-04 | 1987-06-04 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304354A (ja) |
-
1987
- 1987-06-04 JP JP14025887A patent/JPS63304354A/ja active Pending
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