KR900002437B1 - 정보처리장치의 성능 조정 시스템 - Google Patents

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Abstract

내용 없음.

Description

정보처리장치의 성능 조정 시스템
제 1 도는 본 발명이 적용되는 범용컴퓨터 시스템의 개통도.
제 2 도는 본 발명의 구성원리를 나타내는 도면.
제 3a 도 및 3b 도는 성능제어펄스의 예들을 나타내는 파형도.
제 4 도는 본 발명의 일실시예의 구성의 개요을 나타내는 도면.
제 5 도는 본 발명의 실시예의 상세도.
제 6 도는 제 5 도에 보인 각 TAG레지스터에 대한 종료신호를 생성하기 위한 회로의 상세도.
제 7 도는 제 6 도에 보인 명령선취회로 제어부의 상세회로도.
제 8 도는 제 7 도에 보인 감쇄된 카운터 신호에 의한 명령방법의 설명도.
본 발명은 정보처리장치에 관한 것으로, 특히 정보처리장치의 성능을 조정하기위한 제어시스템에 관한 것이다.
일반적으로 정보처리장치에서는 장치의 처리성능을 소정의 목표수준에 설정해야만 하는 경우가 적지않다.
예를들어, 한 집단을 구성하는 다수의 모델들을 다수의 목표 성능 등급으로 각각 설정해야 하는 경우이다.
그러나, 그러한 경우에 만일 각 모델을 개별적으로 설계 제조할 경우에 원가가 상승된다.
그러므로, 많은 경우들에서는 기본성능으로서 고레벨 성능을 갖는 정보처리장치를 하나 준비하고 처리속도와 같은 동작성능에 영향을 미치는 각종 인자들을 준비된 정보처리장치에 대하여 조정하여 필요한 목표성능을 갖는 장치 즉, 모델들을 얻는 방법을 채택하고 있다.
정보처리장치의 성능을 조정하기 위해 여러 가지 다양한 인자들이 사용되며 이 인자들중 주인자들은 아래와 같다.
(1) 하드웨어상의 인자
(a) 버퍼 메모리의 용량의 변경
버퍼 메모리의 용량을 변경하면 버퍼 오동작이 발생하는 조건이 변화하고 또한 버퍼 오동작 발생빈도 또한 변화하여 처리속도에 영향을 줄 수 있다. 이 현상은 자주 이용된다.
(b) 선행제어(leading control)도의 변경 파이프 라인내에 명령을 넣는 방법이나 병렬처리 빈도등을 변경하여 처리효율을 변화시킬 수 있다.
(c) 고속동작 기구의 사용 및 불사용 고속가산기 또는 고속 승산기와 같은 연산기구의 부착여부에 의해 연산동작 속도를 변경한다.
(2) 마이크로 프로그램상의 인자
(a) 마이크로 프로그래내에 더미 스텝(dummy step)의 삽입
마이크로 프로그램내에 더미스텝을 삽입시켜 불요 스텝들의 수를 증가시켜줌으로서 프로그램 시간을 연장시킬 수 있다.
(b) 더미 인터록크(interlock)의 삽입
파이프 라인의 처리중에 더미 인터록크를 발생시키는 코드를 마이크로 프로그램내에 설정한다.
상술한 장치의 성능을 조정하기 위한 종래의 방법에는 소기의 목적하는 성능값이 절대로 보장될 수 없으며 시스템 주변환경에 따라 편차가 발생되는 문제가 있었다.
예를들어 원래 버퍼 메모리의 사용율이 낮은 업무처리에서는 버퍼 메모리의 용량을 감소시켜도 처리시간은 그다지 연장되지 않으므로 결국 성능이 저하하지 않는다. 그러나, 버퍼 메모리의 사용율이 높은 업무처리에서는 버퍼메모리의 용량이 감소되면 처리시간이 급격히 연장되어 성능이 현저히 저하된다.
또한, 마이크로 프로그램내에 더미스텝등을 삽입하는 방법에서는 마이크로 프로그램이 각 모델마다 변화하게 되어 마이크로 프로그램의 수정 또는 관리가 곤란하게 된다는 문제를 야기시킨다. 또한 하위 모델만큼 제어기억 용량이 많이 필요하게 되는 또 다른 문제가 발생된다.
본 발명의 목적은 정보처리장치의 성능을 쉽고도 정밀하게 조정하여 원하는 목표치를 얻을 수 있는 시스템을 제공하는데 있다. 본 발명에서는 명령이 실행될 수 있는 명령 실행기간과 명령실행이 억제되는 명령실행 억제기간을 교호로 갖춤과 더불어 그 비율, 즉 전체시간중에서 명령실행을 위해 사용되는 시간의 비율을 조정 가능하게 하여 원하는 성능목표치를 설정하도록 하는데 있다.
본 발명은 명령실행 기간과 명령 실행 억제 기간을 펄스의 온오프 동작을 나타내는 성능 제어펄스를 사용하여 정보처리장치의 실행을 제어하는 수단과 이 성능제어 펄스의 펄스동작 주기율(pulse duty ratio)을 성능 목표치와 일치시켜 설정하는 수단을 제공함에 의해 달성된다.
또한, 본 발명의 특징와 장점들을 첨부된 도면들을 참조하여 설명하면 다음과 같다.
제 1 도는 산업상 범용으로 사용되는 컴퓨터 시스템의 개통도이다. 제 1 도에서 1은 서비스 처리기를 나타내며, 2는 컴퓨터로서 2a, 2b 및 2c는 각각 명령장치, 실행장치 및 기억장치를 나타내며, 3은 메모리 제어장치를 나타내며, 4는 주기억장치, 5는 채널처리기, 그리고 6a,.....,6n은 입출력장치를 나타낸다.
본 발명은 제 1 도의 컴퓨터 2내의 명령장치 2a에 관한 것이다. 제 2 도는 본 발명의 구성원리를 나타내는 것으로 여기서, 11은 성능제어 펄스 발생부, 12는 성능목표치, 13은 성능 제어펄스 그리고 14는 명령실행제어부를 나타낸다.
명령 실행제어부 14는 성능제어 펄스 발생부 11로부터 출력된 성능제어 펄스 13에 의해 지시된 명령실행기간동안(예, 온기간동안)만 명령의 처리 및 그다음 명령을 위한 선취동작 수행이 허가되고 또한 수행억제 기간동안(예, 오프기간동안)에는 명령처리 및 그다음 명령을 위한 선취동작의 수행이 억제된다. 그러므로 명령실행 억제기간에 들어가면 정보처리장치는 명령실행 억제기간에 들어가기 직전 상태를 유지한 채 동결상태로 된다. 명령실행 억제기간이 종료하면 유지되고 있던 상태로부터 명령처리를 재개한다.
제 3a 및 제 3b 도는 각종의 성능 목표치들에 대응하는 성능제어 펄스들의 예들을 나타낸다. 제 3a 도는 정보처리장치의 기본성능을 "1"로 하고 성능목표치를 0.75에 설정하고 싶을 경우에 발생되는 성능제어 펄스로서 펄스주기 T0와 명령실행기간 T1간의 비율 즉, 펄스동작주기를 0.75로 설정한다. 제 3b 도는 성능목표치가 0.5에 설정될 때 발생되는 비슷한 성능제어 펄스를 나타낸다. 그러므로, 제 3b 도에 보인 바와 같이, T0와 T1간의 비율은 0.5에 설정된다.
따라서, 성능 목표치를 성능 제어펄스의 펄스 동작주기와 일치하도록 하고 또한 정보처리장치의 실제동작 가능기간을 제한함으로서 정보처리장치를 원하는 성능 목표치로 조정할 수 있다.
제 4 도는 본 발명의 일실시예의 구성을 나타내는 도면이다. 제 4 도에서 11은 성능제어펄스 발생부를 나타내며, 12는 성능목표치, 13은 성능제어펄스, 14는 명령실행 제어부, 15는 서어비스 처리기 SVP, 16은 주사 카운터, 17은 문제모드(problem mode) 목표치 레지스터, 18은 감시모드 목표치 레지스터, 19 및 20은 비교기들, 21 및 22는 AND회로, 그리고 23은 인버어터 회로들을 나타낸다.
성능제어 펄스 발생부 11은 정보처리장치가 문제 프로그램 모드상태 또는 감시 프로그램 모드상태에 있는 지의 여부에 따라 상이하게 성능을 설정한다. 왜냐하면 만일, 성능을 두 모드상태에서 일률적으로 저하시킬 경우, 사용자를 위한 서어비스가 때때로 극단적으로 저하되는 경우가 있으므로 양 모드들을 적절히 밸런스를 맞춰줘야 하기 때문이다.
정보처리장치가 대기(WAIT)상태 또는 정지(STOP)상태에 있지 않는 한 주사카운터 16은 매클록펄스마다 상승계수해 올라가다가 전체계수(full count)가 완료되면 0으로 되돌아가 재차 계수해 올라가는 주사동작을 연속적으로 반복한다.
문제모드 목표치의 레지스터17과 감시코드 목표치 레지스터18에는 미리 서어비스 처리기 SVP 15에 의해 각 모드상태에서의 성능 목표치가 설정되어 있다.
비교기들 19와 20은 주사카운터 16의 값들과 목표치 레지스터들 17 및 18의 값들을 상시 비교하여 그 비교결과를 AND 회도들 21 및 22에 출력시킨다.
주사카운터 16의 값을 A, 그리고 목표치 레지스터들 17 및 18의 값들을 B 및 C라 하면 비교기들 19 및 20은 각각 A〈B 그리고 A〈C 일 때 온되고, A≥B 그리고 A≥C 일 때 오프된다.
그러므로, 예를들어 비교기 19는 주사카운터 16의 값 A가 조건 0〈A〈B에 있는 주사기간동안 온되고 B≤A≤ (풀카운트)의 주사기간동안 오프되는 펄스를 생성한다. 비교기 20도 이와 동일하다. 이들에 의해 제 3a 및 3b 도에 설명된 임의의 펄스동작 주기를 갖는 성능 제어펄스를 생성시키는 것이 가능하다.
AND회로들 21 및 22는 정보처리장치의 성능 조정을 행할 때 온으로 설정되는 성능제어 모드신호하에서 문제모드신호(및 그의 반전된 감시모드 신호)에 의해 어느 한쪽만이 동작가능 상태에 있다. 그러므로, 비교기들 19 및 20의 출력들은 동작가능상태에 있는 AND회로(21 및 22중 하나)에 의해 선택되고 성능제어 펄스를 명령실행 제어부 14로 송출한다.
명령실행 제어부 14는 예를들어 파이프라인의 어드레스 주기를 인터록크함으로서 명령 선취동작을 정지시킨다. 명령 선취 동작 또한 그러한 인터록크동안에도 수행되므로 이러한 동작도 금지하게 되어있다.
또한, 본 발명에 의한 성능제어 펄스를 생성하기위해 사용가능한 펄스동작주기를 변화시킬 수 있는 수단으로서 제 4 도에 보인 카운터나 비교기 이외에도 기타 다수의 회로수단이 존재하며 이들을 필요에 따라 적절히 선택하여 사용할 수 있다. 물론, 이 처리는 소프트웨어 수단에 의해 실현시킬 수도 있음이 명백하다.
제 5 도는 명령장치 2a, 명령실행장치 2b 그리고 기억장치 2c 간의 상호관계를 나타내는 것으로 여기서 명령장치 2a는 중앙요소이다.
6개의 파이프라인 단계들 D,A,T,B,E,W가 있으며 또한 각 단계는 다음과 같이 설명된다. D.....기계명령을 해독하고 또한 레지스터화일 31이 오퍼랜드(operand)의 연산을 위해 독출하는 단계. A....오퍼랜드 어드레스의 연산을 어드레스 가산기 32에 의해 수행하는 단계. T....연산된 오퍼랜드 어드레스를 기억장치(2c)로 송출하여 버퍼 스토레이지 41을 억제스하고 또한 제어정보를 명령 실행장치(2b)로 송출하는 단계. B....오퍼랜드 데이타를 버퍼 또는 레지스터화일 31로부터 독출하는 단계. E.... 명령실행장치(2b)에서 연산을 행하는 단계. W..... 연산결과를 레지스터 파일 31내에 기입하는 단계.
본 발명의 양호한 실시예는 마이크로프로그램에 의해 제어되는 파이프라인 시스템이다. 기억장치로부터 취출되는 기계명령어는 명령버퍼 35로 들어가서 기계명령어에 의해 기억제어36가 억세스되어 마이크로 명령(또한 태크(TAG)로 호칭됨)이 독출될 수 있다. 이 동작은 매주기마다 D,A......W의 TAG 레지스터들 37a∼37f의 각각을 전달하며 또한 하나의 마이크로 명령은 D,A.....W의 각 단계를 통하여 처리된다. 하나의 기계명령어는 그의 종류에 따라 하나 또는 다수의 마이크로 명령에 의해 처리된다.
태그 레지스터간의 전들은 제 6 도에 보인 바와같이 해제신호들에 의해 제어된다. 예를들어 한 마이크로 명령은 D-태그 레지스터로부터 A-태그 레지스터로 전달된 다음 그다음 마이크로 명령은 D-태그 레지스터로 판독된다. 그러므로, 보통 상이한 마이크로 명령들은 각각의 태그 레지스터내에 기억되며 각 태그에 대한 하드웨어는 상이한 명령(즉, D에 대한 레지스터 화일 31, A에 대한 어드레스 가산기 32, T에 대한 기억장치(2c) 및 실행장치제어부 42, B에 대한 기억장치 및 레지스터 파일 31, E에 대한 실행장치(2c) 그리고 W에 대한 레지스터 파일 31)에 의해 동작된다. 이러한 제어는 공지된 것으로 파이프라인 제어로 호칭된다. 또한 제 4 도내의 참조번호들 11과 14는 제 5 도내의 참조번호들 39,50에 대응한다.
제 6 도는 각 태그 레지스터에 대한 해제신호를 생성하기 위한 회로이다. 각 태그 레지스터는 세트가능신호로서 해제신호를 수신한다. 예를들어 T-태그 레지스터가 세트 가능신호로서 A-해제신호를 수신하면 그 시간 직전에 기억된 A-태그 레지스터내의 마이크로 명령은 T-태그 레지스터에 세트된다.
각 단계내의 해제신호 생성부는 동일 구성을 갖고 있으며 또한 인터록크신호가 존재하지 않고 유효 플래그(flag)가 세트될 때 해제신호를 발생시킨다. 어떤 단계에서의 해제신호는 다음 단계에서 유효 플래그를 세트시킨다. 인터록크 조건이 다음 단계에서 존재하지 않으면 다음 단계에서 해제신호가 발생된다. 동작은 도미노식으로 즉, 하나씩 순서적으로 수행된다. 전단계에서 유효 플래그가 리세트되면 그의 해제신호도 또한 오프되고, 그다음 다음 단계에서 유효 플래그도 오프되므로 결국 다음 단계에서 해제신호가 오프되는 식으로 상술한 바와같이 도미노식으로 수행된다.
어떤 단계내에서 인터록크 조건이 존재할 경우 만일 유효플래그가 세트되면 해제신호는 발생되지 않는다.
그러므로, 전단계로의 궤환신호가 온되어 전단계에서 인터록크 조건이 되면 인터록크 조건이 존재하는 단계이전의 단계에서 모든 해제신호들은 억제된다.
제 1 록인터록크 조건이 해제되면 해제신호는 다음단계에서 발생되며 결과적으로 전단계으로의 궤환신호는 오프되므로 그에 따라 전단계내의 해제신호에 대한 억제 또한 해제된다.
각 단계에서 인터록크조건의 구체적인 예들을 설명하면 다음과 같다. D.....전의 명령에서 기입된 레지스터의 내용은 현명령에서 연산수 어드레스의 계산을 위해 사용될 때 A.....버퍼가 억세스될 때 조사될 데이터는 버퍼내에 있지않고 주축적 유니트로 억세스될 필요가 있는 등.
본 발명의 실시예에서는 A단계에서의 인터록크조건들 중 하나로서 감산 카운터의 반전된 출력이 사용된다.
제 7 도는 제 5 도에 보인 명령선취 제어부의 상세도이다. 도면에서 볼 수 있는 바와같이, 선취요청 45는 감산카운터 39의 출력에 의해 게이트되어야 한다. 선취요청의 이 억제는 본 발명에서 항상 필요한 것은 아니지만 장치의 정확한 일관성과 성능목표치를 보장하기 위해 감산카운터 신호에 의해 선취기능을 제어하는 것이 바람직하다.
제 8 도는 감산카운터 신호에 의한 명령처리를 설명하는 도면이다. 제 8 도에서 (A)는 감산카운터 39가 클록펄스를 정지할때의 시간도표이고, (B)는 외부장치 예를들어 종래 기술의 채널처리기와 통신을 요하는 명령의 처리시에 채널 처리기측은 정치될 수 없으므로 결국 효과적으로 처리가 수행될 수 없다. 그러나, 본 발명에서, (C)에서 보인 바와같이 감산카운터 신호가 오프되면 그시간에 A단계에 들어가는 명령동작만이 인터록크되어 T단계에 뒤이어 일어나는 명령동작들이 수행되므로 결국 문제가 발생되지 않는다.
상술한 바와 같이, 본 발명에 의하면, 정보처리장치에 단지 간단한 회로수단을 제공해줌으로서 넓은 범위에 걸쳐 성능을 적절히 조정할 수 있다. 또한, 이것은 정보처리장치의 비용과 상용 유지관리 문제를 줄일 수 있다.

Claims (6)

  1. 성능목표치를 지시하기 위한 수단(12)과, 상기 지시된 성능목표치에 의해 대응성능 제어펄스를 발생시키기 위한 수단(11)과, 그리고 발생된 성능제어펄스(13)에 따라 명령실행기간과 명령 실행 억제기간을 교호로 세팅하기 위한 실행제어수단(14)을 포함하며, 상기 성능제어펄스를 발생시키기 위한 상기 수단(11)은 상기 성능목표치와 일치하는 상기 성능제어펄스(13)의 펄스폭과 펄스기간의 비율을 만드는 것이 특징인 정보처리장치의 성능 조정 시스템.
  2. 제 1 항에서, 대응성능 목표치를 발생시키기 위한 상기 수단(11)은 상기 정보처리장치가 문제프로그램 모드상태에 있을때와 상기 정보처리장치가 감시 프로그램 모드상태에 있을 때 상이한 성능 목표치를 세트하는 것이 특징인 정보처리장치의 성능 조정 시스템.
  3. 제 2 항에서, 해당성능 목표치를 발생시키기 위한 상기 수단(11)은 ; 상기 정보처리장치가 대기 또는 정지상태에 있을때를 제외하고 위로 계수되는 주사카운터(16)과, 서어비스 모드 프로세서로부터 프로그램 모드 목적치내의 성능 목표치에 의해 세트되는 문제모드 목표치 레지스터(17)와, 서어비스 모드처리기(15)로부터 감시모드 목표치내의 성능목표치에 의해 세트되는 감시모드 목표치 레지스터(18)와, 상기 주사카운터(16)의 계수된 값과 상기 문제모드 목표치 레지스터(17)내에 세트된 값을 계속적으로 비교하는 제 1 비교기(19)와, 상기 주사카운터(16)의 계수된 값과 상기 감시모드 목표치 레지스터(18)내에 세트된 값을 계속적으로 비교하는 제 2 비교기(20)와 문제 모드신호에 의해 상기 제 1 비교기(19)의 출력을 수신하는 제 1 AND게이트(21)와, 반전된 문제모드신호 즉, 감시모드신호에 의해 상기 제 2 비교기(20)의 출력을 수신하는 제 2 AND게이트(22)와, 그리고 상기 실행제어수단(14)에 연결되는 상기 제 1 AND게이트(21)와 제 2 AND게이트(22)의 출력들중 하나를 포함하는 것이 특징인 정보처리장치의 성능 조정 시스템.
  4. 제 3 항에서, 상기 문제모드목적지 레지스터(17)가 값B에 세트될때와 상기 주사카운터(16)의 값이 값A일 때 상기 제1비교기(19)는 0〈A〈B일 때 온되고 B≤A≤ (풀카운트)일 때 오프되는 것이 특징인 정보처리장치의 성능 조정 시스템.
  5. 제 3 항에서, 상기 감시모드목적치 레지스터(18)가 값C에 세트될때와 상기 주사카운터(16)의 값A일 때 상기 제 2 비교기(20)는 0〈A〈C일 때 온되고, C≤A≤ (풀카운트)일 때 오프되는 것이 특징인 정보처리장치의 성능 조정 시스템.
  6. 제 1 항에 있어서, 상기 정보처리장치(2)는 파이프라인 시스템이고 성능조정 펄스(13)가 오프될 때 상기 실행 제어수단(14)이 동작되어 파이프라인내에서 이미 수행된 명령의 처리는 그 상태로 계속되고 지금부터 실행될 명령이 정지되는 것이 특징인 정보처리장치의 성능 조정 시스템.
KR1019860002270A 1985-03-29 1986-03-26 정보처리장치의 성능 조정 시스템 KR900002437B1 (ko)

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JP65809 1985-03-29
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KR860007596A KR860007596A (ko) 1986-10-15
KR900002437B1 true KR900002437B1 (ko) 1990-04-14

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KR (1) KR900002437B1 (ko)
AU (1) AU560785B2 (ko)
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