JPH0823819B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0823819B2 JPH0823819B2 JP63307211A JP30721188A JPH0823819B2 JP H0823819 B2 JPH0823819 B2 JP H0823819B2 JP 63307211 A JP63307211 A JP 63307211A JP 30721188 A JP30721188 A JP 30721188A JP H0823819 B2 JPH0823819 B2 JP H0823819B2
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- Japan
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- signal
- processor
- memory
- request
- cycles
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Description
【発明の詳細な説明】 ［概要］ 情報処理装置における性能調節に関し、 プロセッサからのリクエスト信号とメモリからのリク
エスト許可信号を一定の間隔で一定の時間だけ強制的に
抑えることにより、プロセッサの性能を調節することを
目的とし、 時間調節信号発生回路からの周期がｍサイクルでその
ｍサイクル中のｎサイクル（ｎ＜ｍ）の期間中のみアク
ティブとなる時間調節信号により、プロセッサからのリ
クエスト信号とメモリからのリクエスト許可信号をそれ
ぞれゲートして、ｍサイクルごとに（ｍ−ｎ）サイクル
の区間中だけリクエスト許可を抑止するように構成す
る。
エスト許可信号を一定の間隔で一定の時間だけ強制的に
抑えることにより、プロセッサの性能を調節することを
目的とし、 時間調節信号発生回路からの周期がｍサイクルでその
ｍサイクル中のｎサイクル（ｎ＜ｍ）の期間中のみアク
ティブとなる時間調節信号により、プロセッサからのリ
クエスト信号とメモリからのリクエスト許可信号をそれ
ぞれゲートして、ｍサイクルごとに（ｍ−ｎ）サイクル
の区間中だけリクエスト許可を抑止するように構成す
る。
［産業上の利用分野］ 本発明は、情報処理装置における性能調節に関し、詳
しくはプロセッサ側からのリクエスト信号とメモリ側か
らのリクエスト許可信号を一定の間隔で一定の時間抑止
することによりプロセッサの性能を調節する性能調整の
改善に関する。
しくはプロセッサ側からのリクエスト信号とメモリ側か
らのリクエスト許可信号を一定の間隔で一定の時間抑止
することによりプロセッサの性能を調節する性能調整の
改善に関する。
プロセッサは、最近半導体機能のアップに支えられて
性能向上と同時にコストダウンが強力に推進されてい
る。これらは情報処理装置の性能向上およびコストダウ
ンに寄与することになるが、性能はそのままでコストダ
ウンだけを行ないたい場合がある。すなわち、プログラ
ムを新しいプロセッサで動作させた場合、処理時間が短
くなってしまっては困る場合等である。
性能向上と同時にコストダウンが強力に推進されてい
る。これらは情報処理装置の性能向上およびコストダウ
ンに寄与することになるが、性能はそのままでコストダ
ウンだけを行ないたい場合がある。すなわち、プログラ
ムを新しいプロセッサで動作させた場合、処理時間が短
くなってしまっては困る場合等である。
このように一定の処理時間をあてにしたものとして
は、例えばゲームのプログラム等がある。また、新しい
性能のよいプロセッサで従来装置相当の性能を実現した
い場合にはなんらかの方法で性能調節が必要となる。
は、例えばゲームのプログラム等がある。また、新しい
性能のよいプロセッサで従来装置相当の性能を実現した
い場合にはなんらかの方法で性能調節が必要となる。
［従来の技術］ 情報処理装置においてプロセッサからメモリをアクセ
ス（リードまたはライト）する場合には、通常、プロセ
ッサからリクエスト信号（次のサイクルでメモリをアク
セスしたい旨を伝える信号）を発し、メモリ側からのリ
クエスト許可信号（次のサイクルでアクセスしてもよい
旨を伝える信号）を持ってメモリへのアクセスを開始す
るようになっている。
ス（リードまたはライト）する場合には、通常、プロセ
ッサからリクエスト信号（次のサイクルでメモリをアク
セスしたい旨を伝える信号）を発し、メモリ側からのリ
クエスト許可信号（次のサイクルでアクセスしてもよい
旨を伝える信号）を持ってメモリへのアクセスを開始す
るようになっている。
第８図は情報処理装置の一例を示す要部構成図で、プ
ロセッサユニット１側では、自身が出力するリクエスト
信号でメモリユニット２側からのリクエスト許可信号を
ゲートし、リクエスト信号とリクエスト許可信号が共に
アクティブ（HIGH）のときにリクエスト許可がおりるよ
うになっており、他方メモリユニット２側でも自身が発
生するリクエスト許可信号でプロセッサユニット１から
のリクエスト信号をゲートし、両信号がアクティブ（HI
GH）のときリクエストを許可するようになっている。
ロセッサユニット１側では、自身が出力するリクエスト
信号でメモリユニット２側からのリクエスト許可信号を
ゲートし、リクエスト信号とリクエスト許可信号が共に
アクティブ（HIGH）のときにリクエスト許可がおりるよ
うになっており、他方メモリユニット２側でも自身が発
生するリクエスト許可信号でプロセッサユニット１から
のリクエスト信号をゲートし、両信号がアクティブ（HI
GH）のときリクエストを許可するようになっている。
このような構成における動作は例えば第９図に示す通
りである。すなわち、ａサイクルの区間において、プロ
セッサユニット１側がリクエスト信号を発生したときメ
モリユニット２側がリクエスト許可信号をアクティブ
（HIGH）にしていると、ｂサイクルの区間でメモリのア
クセスが開始される。アクセスが終了し次のｄサイクル
の区間でプロセッサユニット１側よりリクエスト信号が
発生しても、なんらかの理由でメモリユニット２側がリ
クエスト許可信号を出していない場合は、アクセス開始
ができず、ｅサイクルの区間になってメモリユニット２
側からアクセス許可信号が発せられるとはじめてその次
のサイクルｆの区間でプロセッサユニット１側はメモリ
アクセスを開始することができる。
りである。すなわち、ａサイクルの区間において、プロ
セッサユニット１側がリクエスト信号を発生したときメ
モリユニット２側がリクエスト許可信号をアクティブ
（HIGH）にしていると、ｂサイクルの区間でメモリのア
クセスが開始される。アクセスが終了し次のｄサイクル
の区間でプロセッサユニット１側よりリクエスト信号が
発生しても、なんらかの理由でメモリユニット２側がリ
クエスト許可信号を出していない場合は、アクセス開始
ができず、ｅサイクルの区間になってメモリユニット２
側からアクセス許可信号が発せられるとはじめてその次
のサイクルｆの区間でプロセッサユニット１側はメモリ
アクセスを開始することができる。
なお、通常プロセッサには、自分のリクエスト信号が
許可されないときそのリクエストによりデータの入出力
を待たせる機能がある。
許可されないときそのリクエストによりデータの入出力
を待たせる機能がある。
［発明が解決しようとする課題］ このような情報処理装置において、処理速度の速いプ
ロセッサに変更した場合に、上記のように処理時間だけ
は従来と同じにしておきたいものがあり、その場合には
従来より次のような各種の方法が試みられている。
ロセッサに変更した場合に、上記のように処理時間だけ
は従来と同じにしておきたいものがあり、その場合には
従来より次のような各種の方法が試みられている。
機械語を逐次実行するマイクロプログラム方式のプロ
セッサでは、各機械語を実行するマイクロプログラムに
NOP命令等の他に影響を与えない命令を挿入して、処理
時間を延長させる方法である。このような簡便法は一般
によく用いられるが次のような問題がある。
セッサでは、各機械語を実行するマイクロプログラムに
NOP命令等の他に影響を与えない命令を挿入して、処理
時間を延長させる方法である。このような簡便法は一般
によく用いられるが次のような問題がある。
すなわち、第10図（ａ）に示すようなA,B,Cの命令か
らなるマイクロ命令（各命令に１サイクルずつかかると
すると、全体で３サイクルかかる）のＡ命令とＢ命令の
間に同図（ｂ）に示すように３個のNOP命令を入れた場
合、処理時間は２倍（６サイクル）になるが、例えば全
部で30ステップかかる機械語命令に対して３個のNOP命
令を入れても全体が33ステップになるにとどまり、処理
時間としては1.1倍に延びるだけである。
らなるマイクロ命令（各命令に１サイクルずつかかると
すると、全体で３サイクルかかる）のＡ命令とＢ命令の
間に同図（ｂ）に示すように３個のNOP命令を入れた場
合、処理時間は２倍（６サイクル）になるが、例えば全
部で30ステップかかる機械語命令に対して３個のNOP命
令を入れても全体が33ステップになるにとどまり、処理
時間としては1.1倍に延びるだけである。
適切な処理時間に調節するためには、機械語命令ごと
にNOP命令の数を考慮して挿入しなければならないし、
データ長やデータの値により処理時間の変わる機械語に
ついては一様に性能を調節することが原理的には可能で
あるものの、結局は実質上不可能といってよい。
にNOP命令の数を考慮して挿入しなければならないし、
データ長やデータの値により処理時間の変わる機械語に
ついては一様に性能を調節することが原理的には可能で
あるものの、結局は実質上不可能といってよい。
他の方法としてクロックを調節する方法がある。これ
は、サイクルダウンまたは一定の時間の間クロックを停
止させる等の方法である。
は、サイクルダウンまたは一定の時間の間クロックを停
止させる等の方法である。
しかしながら、プロセッサに時計機構あるいはダイナ
ミックRAMのリフレッシュのためのタイマ等を内蔵し使
用している場合には、時計やタイマが狂ってしまうとい
う問題があり、この方法は時計やタイマのあるプロセッ
サには不向きで使用できない。
ミックRAMのリフレッシュのためのタイマ等を内蔵し使
用している場合には、時計やタイマが狂ってしまうとい
う問題があり、この方法は時計やタイマのあるプロセッ
サには不向きで使用できない。
更に他の方法としては、一定の時間で処理が終了する
ように従来のプログラムを作り直すという方法である。
ように従来のプログラムを作り直すという方法である。
しかしながら、従来のプログラムを作り直すことは次
の点で問題である。すなわち、例えばユーザが使用して
いるプログラムの本数は膨大であり、これを新しいプロ
セッサ用に作り直すには大変な工数がかかる。また、更
に新しいプロセッサに変えた場合には、再び大きな工数
をかけてプログラムの処理時間調整を行なわなければな
らず、現実的には敬遠される。
の点で問題である。すなわち、例えばユーザが使用して
いるプログラムの本数は膨大であり、これを新しいプロ
セッサ用に作り直すには大変な工数がかかる。また、更
に新しいプロセッサに変えた場合には、再び大きな工数
をかけてプログラムの処理時間調整を行なわなければな
らず、現実的には敬遠される。
本発明の目的は、このような点に鑑み、クロックを停
止させることなく、またタイマや時計がある場合その機
能を損ねることなく、プロセッサからのリクエスト信号
とメモリからのリクエスト許可信号を一定の間隔で一定
の時間だけ強制的に抑えることにより、プロセッサの性
能を調節できるようにした情報処理装置を提供すること
にある。
止させることなく、またタイマや時計がある場合その機
能を損ねることなく、プロセッサからのリクエスト信号
とメモリからのリクエスト許可信号を一定の間隔で一定
の時間だけ強制的に抑えることにより、プロセッサの性
能を調節できるようにした情報処理装置を提供すること
にある。
［課題を解決するための手段］ 第１図は本発明の原理構成図である。図において、10
はプロセッサを起動する基準クロックに同期し、周期が
ｍサイクルでそのｍサイクル中のｎサイクル（ｎ＜ｍ）
の期間中のみアクティブとなる時間調節信号を発生する
時間調節信号発生回路である。
はプロセッサを起動する基準クロックに同期し、周期が
ｍサイクルでそのｍサイクル中のｎサイクル（ｎ＜ｍ）
の期間中のみアクティブとなる時間調節信号を発生する
時間調節信号発生回路である。
20は前記時間調節信号がアクティブのときのみメモリ
ユニットからのリクエスト許可信号を通す第１のゲート
回路、30は前記時間調節信号がアクティブのときのみプ
ロセッサユニットからのリクエスト信号を通す第２のゲ
ート回路である。
ユニットからのリクエスト許可信号を通す第１のゲート
回路、30は前記時間調節信号がアクティブのときのみプ
ロセッサユニットからのリクエスト信号を通す第２のゲ
ート回路である。
40は基本クロックで動作しメモリをアクセスするとき
次のサイクルでメモリをアクセスすることを予告するリ
クエスト信号を発生し、前記第１のゲート回路20からの
リクエスト許可信号を受け取ると次のサイクルでメモリ
アクセスを開始するように構成されたプロセッサユニッ
トである。
次のサイクルでメモリをアクセスすることを予告するリ
クエスト信号を発生し、前記第１のゲート回路20からの
リクエスト許可信号を受け取ると次のサイクルでメモリ
アクセスを開始するように構成されたプロセッサユニッ
トである。
50は前記第２のゲート回路30からのリクエスト信号お
よび次のサイクルでメモリアクセスを許可することを予
告するリクエスト許可信号が共にアクティブであるとき
リクエスト許可信号を出力するメモリユニットである。
よび次のサイクルでメモリアクセスを許可することを予
告するリクエスト許可信号が共にアクティブであるとき
リクエスト許可信号を出力するメモリユニットである。
［作用］ このような構成においては、プロセッサユニット40側
からのリクエスト信号とメモリユニット50側からのリク
エスト許可信号をそれぞれ時間調節信号によりゲート
し、時間調節信号がアクティブの期間中のみ各信号がそ
れぞれ通過して相手側に入力され、アクセス開始が行な
われる。この時間調節信号によりメモリユニット50側へ
のアクセス開始が一定の間隔で一定の時間だけ強制的に
抑えられることになる。
からのリクエスト信号とメモリユニット50側からのリク
エスト許可信号をそれぞれ時間調節信号によりゲート
し、時間調節信号がアクティブの期間中のみ各信号がそ
れぞれ通過して相手側に入力され、アクセス開始が行な
われる。この時間調節信号によりメモリユニット50側へ
のアクセス開始が一定の間隔で一定の時間だけ強制的に
抑えられることになる。
［実施例］ 第２図は本発明に係る情報処理装置の一実施例構成図
である。図において、第１図と同等部分には同一符号を
付し、その説明は省略する。第１のゲート回路20および
第２のゲート回路30としてはそれぞれ２入力ANDゲート
が使用されている。プロセッサユニット40において、41
はプロセッサ、42はゲート回路である。ゲート回路42
は、プロセッサ41から発せされるリクエスト信号と第１
のゲート回路20からのリクエスト許可信号のANDをと
る。このゲート回路42の出力がアクティブ（HIGH）のと
きリクエストが許可されたとしてプロセッサは次のサイ
クルでメモリのアクセスを開始する。
である。図において、第１図と同等部分には同一符号を
付し、その説明は省略する。第１のゲート回路20および
第２のゲート回路30としてはそれぞれ２入力ANDゲート
が使用されている。プロセッサユニット40において、41
はプロセッサ、42はゲート回路である。ゲート回路42
は、プロセッサ41から発せされるリクエスト信号と第１
のゲート回路20からのリクエスト許可信号のANDをと
る。このゲート回路42の出力がアクティブ（HIGH）のと
きリクエストが許可されたとしてプロセッサは次のサイ
クルでメモリのアクセスを開始する。
メモリユニット50において、51はメモリ部、52はゲー
ト回路である。ゲート回路52は、第２のゲート回路30か
らのリクエスト信号とメモリ部51から発せられるリクエ
スト許可信号のANDをとる。このゲート回路52の出力が
アクティブ（HIGH）のとき次のサイクルでメモリのアク
セスが可能となる。
ト回路である。ゲート回路52は、第２のゲート回路30か
らのリクエスト信号とメモリ部51から発せられるリクエ
スト許可信号のANDをとる。このゲート回路52の出力が
アクティブ（HIGH）のとき次のサイクルでメモリのアク
セスが可能となる。
第３図は時間調節信号発生回路10の一実施例を示す構
成図である。11は初期値のプリセットが可能な第１のカ
ウンタ、12は初期値のプリセットが可能な第２のカウン
タである。第１のカウンタ11はプロセッサに与える基準
クロックに同期してプリセット値よりダウンカウントす
るもので、そのプリセット値ｍは任意に設定することが
できる。第２のカウンタ12は基準クロックに同期してプ
リセット値ｎよりダウンカウントするもので、０カウン
トになるまでの間のみアクティブ（HIGH）の信号を出力
する。なお、プリセット値ｎおよびｍ（ただし、ｎ＜
ｍ）は例えばレジスタにそれぞれ設定され、その値はそ
れぞれ任意に設定できる。更に、第１および第２のカウ
ンタは、第１のカウンタ11の値が０になったときに各プ
リセット値がそれぞれセットされダウンカウントが始ま
るようになっている。
成図である。11は初期値のプリセットが可能な第１のカ
ウンタ、12は初期値のプリセットが可能な第２のカウン
タである。第１のカウンタ11はプロセッサに与える基準
クロックに同期してプリセット値よりダウンカウントす
るもので、そのプリセット値ｍは任意に設定することが
できる。第２のカウンタ12は基準クロックに同期してプ
リセット値ｎよりダウンカウントするもので、０カウン
トになるまでの間のみアクティブ（HIGH）の信号を出力
する。なお、プリセット値ｎおよびｍ（ただし、ｎ＜
ｍ）は例えばレジスタにそれぞれ設定され、その値はそ
れぞれ任意に設定できる。更に、第１および第２のカウ
ンタは、第１のカウンタ11の値が０になったときに各プ
リセット値がそれぞれセットされダウンカウントが始ま
るようになっている。
したがって、第１のカウンタ11は第４図（ａ）に示す
ようにｍサイクル（例えば384サイクル）ごとに０とな
り、そのタイミングでプリセット値（ｍ）のセットが行
なわれる。他方、第２のカウンタ12は、第４図（ｂ）に
示すように、第１のカウンタに同期してｍサイクル中の
ｎサイクル（例えば256サイクル）の間のみHIGHとなる
信号を繰り返し出力する。
ようにｍサイクル（例えば384サイクル）ごとに０とな
り、そのタイミングでプリセット値（ｍ）のセットが行
なわれる。他方、第２のカウンタ12は、第４図（ｂ）に
示すように、第１のカウンタに同期してｍサイクル中の
ｎサイクル（例えば256サイクル）の間のみHIGHとなる
信号を繰り返し出力する。
このような構成における情報処理装置の動作を第５図
のタイムチャートを参照して次に説明する。この場合の
時間調節信号は、ｍ＝６およびｎ＝３、すなわち周期が
６サイクルで、その中の３サイクルの期間中のみアクテ
ィブ（HIGH）となる信号である。ａサイクルの区間で
は、プロセッサ41からリクエスト信号が発生すると、時
間調整信号およびメモリ側のリクエスト許可信号もHIGH
であるので次のサイクルｂでのメモリアクセスが許可さ
れ、プロセッサはサイクルｂでメモリアクセスを開始す
ることができる。
のタイムチャートを参照して次に説明する。この場合の
時間調節信号は、ｍ＝６およびｎ＝３、すなわち周期が
６サイクルで、その中の３サイクルの期間中のみアクテ
ィブ（HIGH）となる信号である。ａサイクルの区間で
は、プロセッサ41からリクエスト信号が発生すると、時
間調整信号およびメモリ側のリクエスト許可信号もHIGH
であるので次のサイクルｂでのメモリアクセスが許可さ
れ、プロセッサはサイクルｂでメモリアクセスを開始す
ることができる。
次に、ｄサイクルの区間になって、プロセッサ41から
リクエスト信号が発せられた場合、従来例の説明におい
て示したようにメモリユニット側ではｅサイクルの区間
からリクエスト許可信号を発するものの、時間調整信号
がLOWであるため第１および第２のゲート回路20,30の出
力は共にLOWとなっていて、プロセッサ41にはリクエス
ト許可が入力されない。時間調整信号がｇサイクル区間
でHIGHになってはじめて各ゲート回路が開き、プロセッ
サ41にリクエスト許可が入力され、次のサイクルでメモ
リアクセスが開始される。
リクエスト信号が発せられた場合、従来例の説明におい
て示したようにメモリユニット側ではｅサイクルの区間
からリクエスト許可信号を発するものの、時間調整信号
がLOWであるため第１および第２のゲート回路20,30の出
力は共にLOWとなっていて、プロセッサ41にはリクエス
ト許可が入力されない。時間調整信号がｇサイクル区間
でHIGHになってはじめて各ゲート回路が開き、プロセッ
サ41にリクエスト許可が入力され、次のサイクルでメモ
リアクセスが開始される。
このようにして、クロックを停止することなく、容易
にプロセッサの性能を調節することかできる。これを第
９図に示す従来例の場合と比較すると、ａからｆまでの
６サイクルかかっていた処理が、ａからｈまでの８サイ
クルに延びたことになる。
にプロセッサの性能を調節することかできる。これを第
９図に示す従来例の場合と比較すると、ａからｆまでの
６サイクルかかっていた処理が、ａからｈまでの８サイ
クルに延びたことになる。
十分に一様な性能調節を行なうには、そのプロセッサ
の特性にもよるが、リクエスト信号を発する間隔に対し
て十分に長いインターバルの時間調節信号を与えればよ
い。例えば、ｍ＝384、ｎ＝256とすると、第６図（ａ）
に示すように従来756サイクルかかっていたものが、第
６図（ｂ）に示すように1128サイクルに延び、処理時間
が1.5倍になる。
の特性にもよるが、リクエスト信号を発する間隔に対し
て十分に長いインターバルの時間調節信号を与えればよ
い。例えば、ｍ＝384、ｎ＝256とすると、第６図（ａ）
に示すように従来756サイクルかかっていたものが、第
６図（ｂ）に示すように1128サイクルに延び、処理時間
が1.5倍になる。
なお、実施例で示すように、ｍ＝6,n＝３で、３サイ
クルに一度リクエスト信号が出るような場合には、±３
サイクルの誤差（ずれ）が生じるが、通常１つのプログ
ラムは全体で何万個、何億個というクロックで完了する
ため、その誤差は平均化されて±０に近付き、したがっ
てほぼ一定な性能調節が可能となる。
クルに一度リクエスト信号が出るような場合には、±３
サイクルの誤差（ずれ）が生じるが、通常１つのプログ
ラムは全体で何万個、何億個というクロックで完了する
ため、その誤差は平均化されて±０に近付き、したがっ
てほぼ一定な性能調節が可能となる。
なお、上記実施例では、ゲート回路20および30を２入
力ANDゲートで構成したが、第７図に示すようにプロセ
ッサユニット側およびメモリユニット側の各ゲート回路
と一体化した３入力ANDゲート回路としてもよく、同様
の目的を達成することができる。
力ANDゲートで構成したが、第７図に示すようにプロセ
ッサユニット側およびメモリユニット側の各ゲート回路
と一体化した３入力ANDゲート回路としてもよく、同様
の目的を達成することができる。
［発明の効果］ 以上説明したように、本発明によれば次のような効果
がある。
がある。
プログラムの手直しやクロックの停止を必要とするこ
となく、簡単に一様に性能を落とすことができる。この
ため、最新の半導体技術を使った性能が良くコストの安
いプロセッサで従来機種相当の性能を容易に実現するこ
とができる。またこれにより一種類のプロセッサで性能
の異なる情報処理装置を簡単に作ることができる。
となく、簡単に一様に性能を落とすことができる。この
ため、最新の半導体技術を使った性能が良くコストの安
いプロセッサで従来機種相当の性能を容易に実現するこ
とができる。またこれにより一種類のプロセッサで性能
の異なる情報処理装置を簡単に作ることができる。
一種類のプロセッサで数種の装置を実現できること
は、生産管理や大量生産に寄与できるばかりでなく設計
工数の削減、性能調整工数の削減等にも寄与でき、その
効果は大きい。
は、生産管理や大量生産に寄与できるばかりでなく設計
工数の削減、性能調整工数の削減等にも寄与でき、その
効果は大きい。
また、実施例の時間調節信号発生回路では時間調節信
号のインターバルを任意に設定できるので、異なる性能
の数種類の装置に対しても直ちに容易に適切な時間調節
を行なうことができる。
号のインターバルを任意に設定できるので、異なる性能
の数種類の装置に対しても直ちに容易に適切な時間調節
を行なうことができる。
第１図は本発明の原理構成図、 第２図は本発明の情報処理装置の一実施例を示す要部構
成図、 第３図は時間調節信号発生回路の一実施例を示す要部構
成図、 第４図は時間調節信号発生回路の動作を説明するための
タイムチャート、 第５図は第２図の装置の動作を説明するためのタイムチ
ャート、 第６図は時間調節の様子を示す説明図、 第７図は本発明の他の実施例構成図、 第８図は従来の情報処理装置の一例を示す要部構成図、 第９図は従来装置の動作を説明するためのタイムチャー
ト、 第10図はNOP命令を挿入した場合の時間調節の様子を示
す説明図である。 第１図において 10は時間調節信号発生回路、 20は第１のゲート回路、 30は第２のゲート回路、 40はプロセッサユニット、 50はメモリユニットである。
成図、 第３図は時間調節信号発生回路の一実施例を示す要部構
成図、 第４図は時間調節信号発生回路の動作を説明するための
タイムチャート、 第５図は第２図の装置の動作を説明するためのタイムチ
ャート、 第６図は時間調節の様子を示す説明図、 第７図は本発明の他の実施例構成図、 第８図は従来の情報処理装置の一例を示す要部構成図、 第９図は従来装置の動作を説明するためのタイムチャー
ト、 第10図はNOP命令を挿入した場合の時間調節の様子を示
す説明図である。 第１図において 10は時間調節信号発生回路、 20は第１のゲート回路、 30は第２のゲート回路、 40はプロセッサユニット、 50はメモリユニットである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 丸山 拓巳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭62−19955（ＪＰ，Ａ) 特開 昭60−138661（ＪＰ，Ａ) 特開 昭61−246840（ＪＰ，Ａ)
Claims (1)
- 【請求項１】プロセッサを起動する基準クロックに同期
し、周期がｍサイクルでのｍサイクルの中のｎサイクル
（ｎ＜ｍ）の期間中のみアクティブとなる時間調節信号
を発生する時間調節信号発生回路と、 前記時間調節信号がアクティブのときのみメモリユニッ
トからのリクエスト許可信号を通す第１のゲート回路
と、 前記時間調節信号がアクティブのときのみプロセッサユ
ニットからのリクエスト信号を通す第２のゲート回路
と、 基本クロックで動作しメモリをアクセスするとき次のサ
イクルでメモリをアクセスすることを予告するリクエス
ト信号を発生し、前記第１のゲート回路からのリクエス
ト許可信号を受け取ると次のサイクルでメモリアクセス
を開始するように構成されたプロセッサユニットと、 基本クロックで動作し、次のサイクルでメモリアクセス
を許可することを予告するリクエスト許可信号を発生す
るとともに、前記第２のゲート回路からのリクエスト信
号を受け取ると次のサイクルで前記プロセッサユニット
からのメモリアクセスを許可するように構成されたメモ
リユニットとを具備したことを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307211A JPH0823819B2 (ja) | 1988-12-05 | 1988-12-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307211A JPH0823819B2 (ja) | 1988-12-05 | 1988-12-05 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153427A JPH02153427A (ja) | 1990-06-13 |
| JPH0823819B2 true JPH0823819B2 (ja) | 1996-03-06 |
Family
ID=17966380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63307211A Expired - Fee Related JPH0823819B2 (ja) | 1988-12-05 | 1988-12-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823819B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7949545B1 (en) | 2004-05-03 | 2011-05-24 | The Medical RecordBank, Inc. | Method and apparatus for providing a centralized medical record system |
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-
1988
- 1988-12-05 JP JP63307211A patent/JPH0823819B2/ja not_active Expired - Fee Related
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| JPH02153427A (ja) | 1990-06-13 |
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