JPS6299832A - 計算機制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、計算機制御方式に関し、特に計算機に任意の
時間だけ待機させる方式に関するものである。

従来技術 従来、計算機の中央処理装置（以下、ＣＰＵと省略する
）に待機させる場合、２通りの方法があった。その１つ
は、プログラムで実行効果のない命令を任意の回数繰り
返し実行させる方法である。

しかし、この方法では、繰り返し回数を計数するための
レジスタ等を必要とし、またプログラムを変更して途中
に何も実行しない命令を挿入しなければならず、さらに
繰り返し期間中に割込み等が発生し１割込み処理が実行
されても検知することが困難であるため、割込み処理等
の時間だけ待機時間が長くなってしまう。もう１つの方
法は、ハードウェアタイマを用いる方法であり、一定期
間ごと、または指定時間後に発生する割込み等により経
過時間を検出し、その間待機させる。しかし、この方法
では、ハードウェアとしてタイマ回路が必要となり、ま
た割込み処理プログラムも必要になる。

目　　　　　的 本発明の目的は、このような従来の問題を改善し、計算
機が時間待ち処理を行う際に、少ない命令語数で、命令
実行中に割込み等を受付けられる状態のまま、任意の時
間だけ待機できるような計算機制御方式を提供すること
にある。

構　　　成 上記目的を達成するため、本発明の計算機制御方式は、
命令デコーダからの制御信号により制御される演算回路
と、割込みおよびバス空け渡し要求の各信号を検出する
回路と、次のアドレスをメモリに送出して命令をフェッ
チする制御回路とを備えた計算機において、クロック計
数手段を有し、上記命令デコーダがｎ（正の整数）個の
ＣＰＵクロック間だけ次の命令実行を遅らせる命令をデ
コードすると、上記クロック計数手段および割込み、バ
ス要求検出回路を制御することにより、割込みの処理お
よびバズ空け渡しの期間中も、上記クロック計数手段で
ＣＰＵクロックを継続してｎだけ計数した後、上記命令
フェッチ回路を起動することに特徴がある。

以下、本発明の構成を、実施例により詳しく説明する。

第２図は、本発明において用いられる命令語のビット構
成図である。

本実施例においては、”　Ｄ　５ｌａｙ　　ｎ　　Ｃ１
ｏｃｋ”　（すなわち、ｎクロックだけ遅延せよ）とい
う命令語を設けて、計算機を待機させるときには、この
命令のｎに適当な値を挿入して命令を発行することによ
り、任意の時間ＣＰＵに待機させることができる。ここ
で、ｎは正の整数である。”Ｄｅｌａｙ　　ｎＣ１ｏｃ
ｋ”とは、ｎ個のＣＰＵクロックの間だけ各クロックご
とに割込みおよびバス空け渡し要求の有無を検出しなが
ら、次の命令語を実行することを遅らせる命令である。

割込みを受付けた場合には、割込み処理を実行し、この
間もＣＰＵクロックの数を計数している。リターン命令
で処理が元の命令に戻ってきたときには、割込み処理期
間中にクロック数がｎの値に達している場合には、その
命令を終了して、次の命令を実行する。ｎの値に達して
いない場合には、クロックの計数を継続する８バス空け
渡し要求を受付けた場合にも。

同じように、バス空け渡し中にＣＰＵクロックの計数を
行う。バスの制御がＣＰＵに戻った際に。

計数値がｎの値に達している場合には、次の命令を実行
する。達していない場合には、クロックの計数を継続す
る。

第２図には、１６ビツトコンピユータでＤｅｌａｙ　　
ｎ　　Ｃ１ｏｃｋ”の命令を発行したときの１ワード命
令、および２ワード命令の各ビット構成が示されている
。本実施例では、一応、２種類の長さの命令を想定して
いる。いずれの場合にも、先頭の１バイトがオペコード
（○ｐｅｒａｔｉｏｎ　Ｃｏｄｅ）であり、これで１ワ
ードまたは２ワードのＤ　ｅｌａｙ命令であることを判
別できる。その後に続くバイトが、計数するクロックの
数ｎを２進数で表わしている。

従って、■ワード命令の場合には、第２バイトの８ビッ
トにより最大２８＝２５５クロツクまで指定することが
でき、また２ワード命令の場合には。

第２バイトの８ビツトと第３．第４バイトの１６ビツト
により最大２２４＝１６００万クロツクまで指定するこ
とができる。

第１図は、本発明の一実施例を示す制御回路部のブロッ
ク図である。第１図において、１は命令デコーダの制御
出力信号により制御され、ＣＰＵクロックを計数するク
ロック計数回路、２は計算機の演算回路であり、命令デ
コーダの制御出力信号により制御される。３は割込みバ
ス要求検出回路であり、命令デコーダ５の制御出力信号
により、割込み信号とバス要求信号の入力があると、こ
れらを検出し、命令フェッチ制御部４にこれらの要求を
通知する。４は命令フェッチ制御部であり、クロック計
数回路１の計数が終了することにより起動して、メモリ
（図示省略）に対してアドレス信号を送出する。５は命
令デコーダであり、プログラムを格納したメモリより読
出された命令、つまりデータ信号が入力すると、これを
デコードしてその結果発生される制御信号を、クロック
計数回路１と演算回路２と割込みバス要求検出回路３に
送出する。

イマ、メモリより”Ｄｅｌａｙ”命令が読出されると、
命令デコーダ５がその命令のオペコードを解析して’Ｄ
ｅｌａｙ”命令であることを判断し、後続の１バイトま
たは３バイトをクロック計数回路１に設定する。これに
より、クロック計数回路１は、ＣＰＵクロックの計数を
開始する。クロック計数回路１が’Ｄｅｌａｙ”命令の
第２バイト目以降に設定された計数値を計数すると、計
数終了信号を命令フェッチ制御部４に送出して、次の命
令の読出しのための動作（フェッチサイクル）に移行す
る。計数されたクロック数の時間だけ、計算機は待機さ
れたことになる。

また、命令デコーダ５は、割込み、バス要求検出回路３
に対して、各ＣＰＵクロックの前縁で割込み検出、後縁
でバス要求検出を行うように指示する。割込みを受付け
たときには、割込みバス要求検出回路３がこれを検出し
て割込み処理を実行し、この間もクロック計数回路１に
おいてＣＰＵクロックの計数を行う０割込みされたアド
レスからの処理が行われた後、リターン命令により元の
命令に戻ったときには、クロック計数回路１の計数値が
設定値を越えていれば、命令フェッチ回路４に指示を出
して、次の命令のフェッチサイクルに移る。割込み処理
中に計数値が設定値に達していなければ、クロック計数
回路１で引続きクロックを計数する。それが終了してか
ら、次の命令語の実行に移る。

割込みバス要求検出回路３がバス空け渡し要求信号を受
付けた場合には、割込み時と同じように、バス空け渡し
処理を行って、他の装置、例えばＤＭ　Ｃ（Ｄ　１ｒｅ
ｃｔ　　Ｍ　ｅｍｏｒｙ　　Ａ　ｃｃｅｓｓ）制御回路
がバスを使用している間も、クロック計数回路１がクロ
ックの計数を続行する。そして、バスの制御がＣＰＵに
戻った際には、クロック計数回路１の計数値が設定値に
達している場合には、計数終了信号を命令フェッチ制御
部４に送出し、次の命令実行サイクルに移る。また、計
数値が設定値に達していない場合には、クロック計数を
継続する。

このように、本実施例においては、任意数のクロックだ
け遅延させる命令を発行することにより。

ＣＰＵクロックの間、各クロックごとに割込みおよびバ
ス空け渡し要求の有無を検出しながら、次の命令を遅ら
せることができ、少ない命令数により任意の時間だけ計
算機を待機させることが可能である。

効　　　果 以上説明したように、本発明によれば、特別なハードウ
ェアや演算レジスタを必要とせず、しかも割込み処理等
が待機期間中に割込んでも、待機期間の長さは影響され
ずに、計算機に対して任意の時間だけ待機させることが
可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す制御回路部のブロック
図、第２図は第１図で用いられる次命令を遅らせる命令
のビット構成図である。 １：クロック計数回路、２：演算回路、３：割込みバス
要求検出回路、４：命令フェッチ制御部、５：命令デコ
ーダ。

Claims (1)

【特許請求の範囲】
1. （１）命令デコーダからの制御信号により制御される演
   算回路と、割込みおよびバス空け渡し要求の各信号を検
   出する回路と、次のアドレスをメモリに送出して命令を
   フエツチする制御回路とを備えた計算機において、クロ
   ツク計数手段を有し、上記命令デコーダがｎ（正の整数
   ）個のＣＰＵクロツク間だけ次の命令実行を遅らせる命
   令をデコードすると、上記クロツク計数手段および割込
   み、バス要求検出回路を制御することにより、割込みの
   処理およびバス空け渡しの期間中も、上記クロツク計数
   手段でＣＰＵクロツクを継続してｎだけ計数した後、上
   記命令フエツチ回路を起動することを特徴とする計算機
   制御方式。