JPH03175514A - タイミング発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ処理装置にスロットインして使用する制
御パッケージのためのタイミング発生回路に関する。

［従来の技術］ 一般にパーソナルコンピュータ等の廉価なデータ処理装
置（以下本体と言う）は標準機能にない機能を追加する
ためまたは機能を向上させるためのパッケージ（以下オ
プションカードと言う）をあらかじめ備えられている予
備スロットにスロットインして装着可能となっている。

かかるオプションカードはソフトウェア上の制約をなる
べく受けずに出来るだけ多くの種類の本体に使用可能で
あることが望まれる。しかし現実には本体のＣＰＵのサ
イクルスピードは日々速くなっておりシステムクロック
を低くしないと正常な動作をしない場合が多い。このた
め一般に本体側にクロック切り替えスイッチを備えてい
る。

第５図は従来のオプションカード内の制御デバイス（例
えば表示コントローラやフロッピィコントローラ等を言
う）５６とその端子信号を示したもので入力制御信号と
してチップセレクト信号（以下Ｃ８−とも記す）５１、
リードストローブ（以下ＲＤ−とも記す）５２、ライト
ストローブ（以下ＷＲ−とも記す）５３があり、その他
制御デバイス５６用のシステムクロック５０、データ人
力ライン５４、データ出力ライン５５がある。ここで「
−」はアクティブＬＯであることを意味する。かかる制
御デバイスがＣＰＵのサイクルスピードが速いために正
常に機能しない原因の殆どは第６図でシステムクロック
のサイクルタイムＴｃｙ、リードストローブ幅Ｔｒｓの
違反、出力安定時間Ｔａｃの違反、ライトストローブ−
幅Ｔｗｓの違反とリカバリタイムＴｒｃの違反である。

そのため従来はＣＰＵのサイクルスピードに追随しない
制御デバイスにアクセスがある時はＣＰＵに対してウェ
イトサイクルを適宜挿入し、ＣＰＵのサイクルを長引か
せることでＴｒｓ、Ｔａｃ、ＴＷＳの問題に対処してい
た。一方Ｔｒｃの不足に関してはＣＰＵにＮＯＰ命令等
を適宜実行させる等のソフトウェアで解決していた。

第７図は従来のウェイト制御に関わるタイミング発生回
路をブロック図で示したものである。ここでウェイト制
御手段７３に人力信号としてＣ８−７１とウェイト時間
制御用のシステムクロック（以下５ＣＬＫ）７０が入力
されている。Ｃ５−７１は該タイミング発生回路の制御
対象となる図示しない制御デバイスのアクセスサイクル
を示すものてＣＰＵの出力するアドレスおよび関連する
タイミング信号からデコーダ手段（何れも図示せず）に
より生成される。５ＣＬＫ７０は該オプションカードが
装着される本体のシステムクロックである。ウェイト制
御手段７３の出力のウェイト信号（以下ＷＡＩＴ−）？
２はＣＰＵに入力される。Ｃ９−７１は図示しない制御
デバイスのＣ５端子へ、Ｓ　ＣＬ　Ｋ　７０は該制御デ
バイスのシステムクロック端子へ接続される。

第８図は第７図のウェイト発生手段７３の具体的回路で
あり、Ｃ５−８１は第７図のＣ５−７１に、５ＣＬＫ８
０は第７図の７０に、ＷＡｒＴ−８２は第７図の７２に
それぞれ対応する。第８図に示したウェイト制御手段の
具体的回路の動作をその動作タイミングチャートである
第９図を参照しながら説明する。時刻ＴＩにてＣ５−８
１がＬＯになって本回路が制御する制御デバイスへのア
クセスが開始する。この時フリップフロップ（以下ＦＦ
）８３がセットされる。ＦＦ８３の−Ｑ出力はＷＡＩＴ
−８２として使用されるので該ＷＡＩＴ−はアクティブ
となる。ここでＱは出力Ｑの反転出力を意味する。ＣＰ
ＵはＳ　ＣＬ　Ｋ　８０の各立ち下がりエツジでＷＡＩ
Ｔ−８２の状態を読み込みそれがアクティブならば該ア
クセスを継続し、アクティブでなければ次の立ち上がり
エツジで該アクセス終了するものとする。時刻Ｔ２の立
ち下がりエツジでのＷＡＩＴ−８２はアクティブなので
ＣＰＵは該アクセスを継続する。もし仮にＷＡＩＴ−８
２がアクティブでなければＣＰＵは該アクセスを時刻Ｔ
３で終了する。（この時のＣ３−８１を破線で示してい
る。）　時刻Ｔ３ではＦＦ８４にＦＦ８３のセット状態
がシフトし、時刻Ｔ４ではＦＦ８５にＦＦ８４のセット
状態がシフトし、時刻Ｔ５ではＦＦ８６にＦＦ８５のセ
ット状態がシフトする。ＦＦ８６がセットされるとＦＦ
８３、ＦＦ８４．ＦＦ８５がリセットされる。ここでＷ
Ａ　Ｉ　Ｔ　−８２はノンアクティブとなりその状態は
時刻Ｔ６でＣＰＵに読み込まれ、時刻Ｔ７で当該アクセ
スは終了する０以上から分かる様にＣＰＵのアクセスは
全くウェイトをかけない場合に比較し、３システムクロ
ツクだけ延長されている。なおＣＰＵが引続き２回目の
アクセスを行う場合は時刻Ｔ８から同様に繰り返される
。この時、時刻Ｔ７ないし時刻Ｔ８はＣＰＵの速度によ
り決まり、該ウェイト手段と関係ないので制御デバイス
のリカバリタイム仕様の最小値を満たさない場合も起こ
り得る。

［発明が解決しようとする課題］ 第７図および第８図に示した様な従来の制御デバイスの
タイミング発生回路はＣＰＵサイクル′が速すぎる場合
にはウェイト手段によりＣＰＵサイクルを延長するため
のものである。しかしながら該ウェイト手段ではウェイ
ト長の制御としてシステムクロックが用いられるためシ
ステムクロックが本体機種によって異なると適切なウェ
イト長の制御を行うことが出来ない。また制御デバイス
のりカバリタイムは該ウェイト手段とは無関係なためプ
ログラムにＮＯＰを入れるなどしないとリカバリタイム
を保証出来ない。そのためオプションカードは特定のシ
ステムクロック周波数以下、特定のプログラムのもとて
しか正常に機能しないことが起こり得る。このため本体
にシステムクロック闇波数選択手段を付与する必要があ
りコストアップの原因になると共に操作性を悪くしてい
る。

さらにはたった一つの制ｉａＩ！デバイスのために本体
システムクロックを落すのでシステム全体の処理速度も
低下するという不合理極まりないことにもなる。本発明
の目的は従来のウェイト手段を含む制御デバイス制ｉ卸
タイミング回路の欠点を改良し、システムクロックやプ
ログラムに１に存しないオプションカードを実現するこ
とにある。

［課題を解決するための手Ｆｌ］ 不特定のデータ処理装置にスロットインして使用する制
御パッケージのためのタイミング発生回路であって、前
記タイミング発生回路はシステムクロックを使用せずに
ＣＰ　Ｕのウェイト制御を行う手段で（葺成されている
ことを特徴とする。

［実施例］ 第１図は本発明のタイミング発生回路の第１の実施例ブ
ロック図であり該ブロック図に於て特徴的なのはリカバ
リ制御手段１４とクロック発生手段１７を具備している
ことである。１１はＣ８−１２はＷＡＩＴ−１８は図示
しない制御デバイス用のチップセレクト信号、１５はク
ロックでウェイト制御手段とリカバリ制御手段の両方に
入力され各々のタイミングを制御する。またクロック１
５は直接または分周等の加工後制御デバイスのシステム
クロックとして使用出来得るように吟味される。本ブロ
ック図では本体のシステムクロックが使用されていない
ことに注意すべきである。

具体的な回路を第２図（Ａ）に、第３図その動作タイミ
ングチャートを示し以下詳細に説明する。第２図（Ａ）
では２００はＣＳ−２０１はＷＡＩＴ−２０２は制御デ
バイス用のチップセレクト信号、２１８はクロックであ
る。初めに全てのＦＦはリセットされているものとする
。時刻ＴＩＯでＣＰＵが本回路の制御する制御デバイス
へのアクセスを始めるとＣ５−２００がＬＯ（アクティ
ブ）となる。その結果ＦＦ２１４がセットされＷＡ　Ｉ
　Ｔ−２０１はアクティブとなる。またＣ５−２００の
ＬＯ遷移は負論理アンドゲート２０３とインバータ２０
４を経てＦＦ２０５のクロック端子を立ち上げＦＦ２０
５をセットする。時刻ＴｌｌではＦＦ２０６にＦＦ２０
５のセット状態がシフトし、時刻ＴＩ２ではＦＦ２０７
にＦＦ２０６のセット状態がシフトし、時刻Ｔ１３では
ＦＦ２（１８にＦＦ２０７のセット状態がシフトする。

ＦＦ２０ＢがセットされるとＦＦ２１４、ＦＦ２０５、
ＦＦ２０６、ＦＦ２０７がリセットされる。ここでＷＡ
ＩＴ−２０１はノンアクティブとなりその状態は時刻Ｔ
１４でＣＰＵに読み込まれ、時刻Ｔ１５でＣ５−２００
がＨｌに遷移してアクセスは終了する。Ｃ５−２００は
ＦＦ２０９のクロック人力となっているのでここでＦＦ
２０９がセットされる。ＣＰＵが本回路の制御する制御
デバイスへの２回目のアクセスを引き続いて時刻Ｔ］６
から行うものとする。この時はＦＦ２０９がセット状態
にあるから論理アントゲ−１−２０３によりＣ８−２０
０のＬＯ遷移はＦＦ２０５のクロック端子に伝わらない
。時刻Ｔ］６ではＦＦ２０９のセット状態がＦＦ２１０
にシフトし、時刻ＴＩ？ではＦＦ２１１にＦＦ２１０の
セット状態がシフトし、時刻ＴＩ８ではＦＦ２１２にＦ
Ｆ２１１のセット状態がシフトし、時刻Ｔ１９ではＦＦ
２１３にＦＦ２１２のセット状態がシフトする。ＦＦ２
１３がセットされるとＦＦ２０９、ＦＦ２１０、ＦＦ２
１１、ＦＦ２１２がリセットされる。ＦＦ２０９のリセ
ットによって負論理アンドゲート２０３の出力はＬＯに
遷移し、ＦＦ２０５のクロック端子は立ち上がってこの
時ＦＦ２０５がセットされる。

以降時刻Ｔ２０での動作は時刻Ｔｌｌでの動作に、時刻
Ｔ２１での動作は時刻Ｔ１２での動作に、時刻Ｔ２２で
の動作は時刻Ｔ１３ての動作に、時刻Ｔ２３での動作は
時刻ＴＩ４での動作に、時刻Ｔ２４での動作は時刻Ｔ１
６での動作に等しい。

以上の動作から分かる通りＣＰＵが連続して同じ制御デ
バイスをアクセスしても本回路によってリカバリタイム
Ｔｒｃを確保することが出来ろ。

なお上記説明では制御デバイス用のチップセレクト信号
のリカバリタイムの仕様の最小値はＴｒｃ以下であると
する。もし該仕様の最小値がこれより大の場合や小の場
合はブリップフロップの数を変更することで最適に対応
出来ることは言うまでもない。またこれまでの説明はチ
ップセレクト信号のリカバリタイムを確保することであ
ったが第２図０３）の擾に負論理アンドゲート２２４．
２２８と第２図（Ａ）のＦＦ２０９出力を用いてリカバ
リタイムの確保されたリードストローブ２２５およびラ
イトストローブ２２７を作成することが出来る。

具体的な回路の第２の実施例としてワンショットマルチ
を用いた回路を第４図（、〜に、そのタイミングチャー
トを第４図（Ｂ）に示す。第２の実施例では第１の実施
例にあるクロック発生手段を削除している。ワンヨツト
マルチ４０１はウェイト時間の長さを、ワンショットマ
ルチ４０２はリカバリタイムの長さを決定づける。４０
５はＣ５−１４０６はＷＡＩＴ−４０４は制御デバイス
用チップセレクト信号である。今ワンショットマルチ４
０１．４０２はリセット状態にあるものとする。

時刻Ｔ３０で本回路が制御する制御デバイスのアクセス
が開始され、Ｃ５−４０５がＬＯに遷移すると負論理ア
ントゲ−）４００を経てワンショットマルチ４０１は負
論理トリガ端子からトリガされ、出力−Ｑは時間長がＴ
ｄ＋に設定された負パルスを発生する。該負パルスは負
論理オアゲート４１４を経てＷＡＩＴ−４０６をＬＯ（
アクティブ）とする。Ｔｄ＋時間経過後の時刻Ｔ３２で
ワンショットマルチ４０１の出力−ＱはＨＩに戻るため
ＷＡＩＴ−４０６もＨｌ（ノンアクティブ）となる。

その結果ＣＰＵは時刻Ｔ３］で当該アクセスを終了する
。従ってＣ５−４０５がＨＩに遷移するのでワンショッ
トマルチ４０２は正論理トリガ端子よりトリガされ、出
力Ｑは時間長がＴａ２に設定された正パルスを発生する
。ここでＴａ２は制御デバイスのリカバリタイムの仕様
の最小値以上に決める０時刻Ｔ３２よりＴｄ２経過後で
ある時刻Ｔ３４以前の時刻Ｔ３３でＣＰＵが２回目のア
クセスを開始し、Ｃ５−４０５がＬＯに遷移するが、ワ
ンショットマルチ４０２の出力Ｑが）１１となっている
ため、負論理アンドゲート４００により阻止され、ワン
ショットマルチ４０１をトリガすることは出来ない。こ
の時負論理アンドゲート４１５の出力はＬＯとなり、該
出力は負論理オアゲート４１４を通過してＷＡＩＴ−４
０６はＬＯ（アクティブ）としてＣＰＵをウェイト状態
にする。時刻Ｔ３４になるとワンショットマルチ４０２
の出力ＱはＬＯ１出カーＱはＨｌとなる。その結果負論
理アンドゲート４００の出力はＬＯとなり、ワンショッ
トマルチ４０１を負論理トリガ端子よリトリガする。ワ
ンショットマルチ４０１の出力−Ｑは負論理オアゲート
４１４に入力されていてＬＯに遷移する。この時、ワン
ショットマルチ４０２の出力−ＱのＬＯからＨｌへの遷
移は、抵抗４１２とコンデンサ４１３からなるデイレイ
回路によって遅延され、負論理アンドゲート４１５に入
力される。該遅延量はワンショットマルチ４０２の出力
ＱがＬＯになってからワンショットマルチ４０１の出力
−〇がＬＯになるまでの時間Ｔｄｅｌを確保するものと
する。この結果、負論理オアゲ−）４１４の入力４１６
がＬＯになるまで負論理オアゲート４１４の人力４０７
はＬＯに保たれている為ＷＡＩＴ−４０６は引続きＬＯ
（アクティブ）である。その後の動作は時刻Ｔ３０から
のものと同様である。即ちＴｄ＋の時間経過後の時刻Ｔ
３５にワンショットマルチ４０１の出力−ＱはＨｌとな
ることでＷＡＩＴ−４０６はＨｌとなり、ウェイトが解
除され、その後サイクルは終了する。

以上の動作説明で分かる様にＣＰＵが連続してアクセス
しても制御デバイス用チップセレクト信号４０４には適
切なリカバリタイムＴｒｃが保証される。

［発明の効果］ 本回路は本体のシステムクロックを使用せずにＣＰＵの
ウェイト制御を行うので、本体システムクロックの速さ
に起因した、制御デバイスが正常に機能しない、と言う
問題を排除した。またリカバリタイムを確保しているの
でプログラムに起因した問題もより発生しにくくなっに
、この結果以下に示す様な効果が発生する。

（１）同一のオプションカードをシステムクロックやＣ
ＰＵサイクルの異なる複数の機種に装着して動作させる
ことが出来るので量産効果によるコストダウンにつなが
る。

（２）メンテナンス性が向上する。

（３）新規プログラム開発にあたってはソフトタイマ等
を設けて時間調整する必要がなくなり開発もやり易くな
る。

（４）過去のＣＰＵ速度の遅い時期に開発されたプログ
ラムをそのまま使用出来るので買い換え等の無駄な投資
が無くなる。

（５）クロック切り替えが不要となり煩わしい操作が不
要となる。

【図面の簡単な説明】

第１図は本発明による制御デバイス用のタイミング回路
のブロック図。 第２図Ｃ〜は第１図の具体的回路の実施例１の図。 第２図（Ｂ）は第２図（Ａ）の補足的な実施例の口笛３
図は第２図代の動作タイミングチャート。 第４図（Ａ）は第１図の具体的回路の実施例２０図。 第４図（Ｂ）は第４図（Ｎの動作タイミングチャート。 第５図は従来の制御デバイスとその端子信号を説明する
図。 第６図は従来の制御デバイスの端子信号の仕様を説明す
る図。 第７図は従来技術による制御デバイス用のタイミング回
路のブロック図。 第８図は第１図の具体的回路図。 第９図は第８図の動作タイミングチャートである。 １１．２００．４０５．５１．７１．８１・◆・Ｃ５−
信号、 １２．２０１．４０６．５２．７２．８２・・・ＷＡＩ
Ｔ−信号、 Ｉ３・・・ウェイト制御手段、 １４・・・リカバリ制御手段、 ２０５、２０Ｇ、　２０？、　２０８、２０９、２１０
、２１Ｌ２１２、２１３、２１４、８３、８４．８５．
８６・・・フリップフロップ、４０１．４０２・◆・ワ
ンショットマルチ、２０３．２２４．２２８．４００，
４１５・・・負論理アンドゲート、 ２０４．２１５．２１Ｇ、２１７．２２９．８７．８８
・・・インバータ、 ４０６・・・負論理オアゲート、 ５６・・・制御デバイス 以上

Claims (1)

1. 【特許請求の範囲】 不特定のデータ処理装置にスロットインして使用する制
   御パッケージのためのタイミング発生回路であって、 前記タイミング発生回路はシステムクロックを使用せず
   にＣＰＵのウェイト制御を行う手段で構成されているこ
   とを特徴とするタイミング発生回路。