JP3138737B1 - パワー制御装置及び方法並びにパワー制御プログラムを記録した記録媒体 - Google Patents
パワー制御装置及び方法並びにパワー制御プログラムを記録した記録媒体Info
- Publication number
- JP3138737B1 JP3138737B1 JP11300635A JP30063599A JP3138737B1 JP 3138737 B1 JP3138737 B1 JP 3138737B1 JP 11300635 A JP11300635 A JP 11300635A JP 30063599 A JP30063599 A JP 30063599A JP 3138737 B1 JP3138737 B1 JP 3138737B1
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- Japan
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- supply voltage
- power supply
- power control
- time
- clock frequency
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Abstract
【要約】
【課題】 パワー制御装置の電源電圧の最適化の効率を
高くする。 【解決手段】 パワー制御アルゴリズム９は、パワー制
御のために可変電源電圧Ｖvar をランタイム間で最適化
するようＤＣ−ＤＣコンバータ６にコマンドを送信す
る。パワー制御アルゴリズム９は、割り当てられたラン
タイムを適切なタイムスロットに分割し、これらタイム
スロットの各々について可変電源電圧Ｖvarを決定す
る。
高くする。 【解決手段】 パワー制御アルゴリズム９は、パワー制
御のために可変電源電圧Ｖvar をランタイム間で最適化
するようＤＣ−ＤＣコンバータ６にコマンドを送信す
る。パワー制御アルゴリズム９は、割り当てられたラン
タイムを適切なタイムスロットに分割し、これらタイム
スロットの各々について可変電源電圧Ｖvarを決定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯電話やパーソ
ナルコンピュータのような機器のパワー制御を行うパワ
ー制御装置及び方法並びにパワー制御プログラムを記録
した記録媒体に関するものである。
ナルコンピュータのような機器のパワー制御を行うパワ
ー制御装置及び方法並びにパワー制御プログラムを記録
した記録媒体に関するものである。
【０００２】
【従来の技術】近年、そのような機器におけるパワーを
低減させるために種々のパワー制御が提案されている。
通常、パワー制御を行うために電源電圧が最適化され
る。
低減させるために種々のパワー制御が提案されている。
通常、パワー制御を行うために電源電圧が最適化され
る。
【０００３】
【発明が解決しようとする課題】従来のパワー制御では
コンパイル時間で電源電圧を最適化しているが、コンパ
イル時にはどの程度の演算量をどの程度の時間までに完
了させる必要があるかについての情報が未知であるの
で、最適化の効率が低くなる。また、従来のパワー制御
では制約時間内に演算を終了する保証がないので、リア
ルタイムアプリケーションへの適用は困難である。
コンパイル時間で電源電圧を最適化しているが、コンパ
イル時にはどの程度の演算量をどの程度の時間までに完
了させる必要があるかについての情報が未知であるの
で、最適化の効率が低くなる。また、従来のパワー制御
では制約時間内に演算を終了する保証がないので、リア
ルタイムアプリケーションへの適用は困難である。
【０００４】また、ＣＲＴ，ＬＣＤ，ＲＦフロントエン
ド等の一定の周波数で動作する外部デバイスとのデータ
のやりとりを行う場合、複雑なインタフェース回路が必
要になるという不都合を有する。
ド等の一定の周波数で動作する外部デバイスとのデータ
のやりとりを行う場合、複雑なインタフェース回路が必
要になるという不都合を有する。
【０００５】さらに、電源電圧を最適化するための関係
（例えば、電源電圧と周波数との関係）は独立していな
い、すなわち、ハードウェア又はアプリケーションプロ
グラムに実装されているので、プロセス技術が変更する
度にハードウェアの再設計やソフトウェアの再プログラ
ミングを必要とする。
（例えば、電源電圧と周波数との関係）は独立していな
い、すなわち、ハードウェア又はアプリケーションプロ
グラムに実装されているので、プロセス技術が変更する
度にハードウェアの再設計やソフトウェアの再プログラ
ミングを必要とする。
【０００６】本発明の目的は、従来のパワー制御に比べ
て電源電圧の最適化の効率が高いパワー制御装置及び方
法並びにパワー制御プログラムを記録した記録媒体を提
供することである。
て電源電圧の最適化の効率が高いパワー制御装置及び方
法並びにパワー制御プログラムを記録した記録媒体を提
供することである。
【０００７】本発明の他の目的は、複雑なインタフェー
ス回路を必要とせずに外部デバイスとのデータのやりと
りを容易に行うことができるパワー制御装置及び方法並
びにパワー制御プログラムを記録した記録媒体を提供す
ることである。
ス回路を必要とせずに外部デバイスとのデータのやりと
りを容易に行うことができるパワー制御装置及び方法並
びにパワー制御プログラムを記録した記録媒体を提供す
ることである。
【０００８】本発明の他の目的は、プロセス技術が変更
する度にハードウェアの再設計やソフトウェアの再プロ
グラミングを必要としないパワー制御装置及び方法並び
にパワー制御プログラムを記録した記録媒体を提供する
ことである。
する度にハードウェアの再設計やソフトウェアの再プロ
グラミングを必要としないパワー制御装置及び方法並び
にパワー制御プログラムを記録した記録媒体を提供する
ことである。
【０００９】
【課題を解決するための手段】本発明によるパワー制御
装置は、プロセッサと、そのプロセッサに供給すべき可
変の電源電圧を生成する電源電圧生成手段とを具え、前
記プロセッサが、割り当てられたシンクフレームを適切
なタイムスロットに分割し、これらタイムスロットの各
々について、リアルタイム処理を保証する時間を算出
し、その時間内にタスクが終了するような周波数の値の
うちの最小のものとなるように、前記プロセッサの動作
を制御する可変のクロック周波数を決定し、そのクロッ
ク周波数に基づいて前記電源電圧を決定する電源電圧決
定手段を有することを特徴とするものである。
装置は、プロセッサと、そのプロセッサに供給すべき可
変の電源電圧を生成する電源電圧生成手段とを具え、前
記プロセッサが、割り当てられたシンクフレームを適切
なタイムスロットに分割し、これらタイムスロットの各
々について、リアルタイム処理を保証する時間を算出
し、その時間内にタスクが終了するような周波数の値の
うちの最小のものとなるように、前記プロセッサの動作
を制御する可変のクロック周波数を決定し、そのクロッ
ク周波数に基づいて前記電源電圧を決定する電源電圧決
定手段を有することを特徴とするものである。
【００１０】本発明によれば、リアルタイム処理を保証
する時間内にタスクが終了するような値のうちの最小の
ものとなるように、プロセッサの動作を制御する可変の
クロック周波数を決定し、そのクロック周波数に基づい
て電源電圧を決定するので、電源電圧の最適化の効率が
向上し、その結果、消費電力の最小化を適切に行うこと
ができる。また、制約時間内で演算が終了することが保
証されているので、リアルタイムアプリケーションに適
用することができる。
する時間内にタスクが終了するような値のうちの最小の
ものとなるように、プロセッサの動作を制御する可変の
クロック周波数を決定し、そのクロック周波数に基づい
て電源電圧を決定するので、電源電圧の最適化の効率が
向上し、その結果、消費電力の最小化を適切に行うこと
ができる。また、制約時間内で演算が終了することが保
証されているので、リアルタイムアプリケーションに適
用することができる。
【００１１】前記電源電圧生成手段を、スイッチング電
圧コンバータとすることができる。これによって、高効
率のエネルギー交換を行うことができる。
圧コンバータとすることができる。これによって、高効
率のエネルギー交換を行うことができる。
【００１２】また、前記電源電圧生成手段が複数の電圧
源を有し、これら複数の電圧源の出力のうちの一つを選
択的に出力することによって前記電源電圧を生成するよ
うにすることもできる。これによって、高速動作が可能
になる。
源を有し、これら複数の電圧源の出力のうちの一つを選
択的に出力することによって前記電源電圧を生成するよ
うにすることもできる。これによって、高速動作が可能
になる。
【００１３】好適には、ｎを自然数とし、ｋをｎ未満の
自然数とした場合、前記クロック周波数を、所定の周波
数のｋ／ｎ倍とする。このように所定の周波数のｋ／ｎ
倍のクロック周波数を生成することによって、複雑なイ
ンタフェース回路を必要とせずに外部デバイスとのデー
タのやりとりを容易に行うことができる。
自然数とした場合、前記クロック周波数を、所定の周波
数のｋ／ｎ倍とする。このように所定の周波数のｋ／ｎ
倍のクロック周波数を生成することによって、複雑なイ
ンタフェース回路を必要とせずに外部デバイスとのデー
タのやりとりを容易に行うことができる。
【００１４】好適には、前記プロセッサが、前記電源電
圧決定手段が前記電源電圧を最適化するための関係を参
照可能な独立した参照手段を有する。このような参照手
段が独立しており、すなわち、ハードウェア又はアプリ
ケーションプログラムに実装されていないので、プロセ
ス技術が変更する度にハードウェアの再設計やソフトウ
ェアの再プログラミングを必要としない。
圧決定手段が前記電源電圧を最適化するための関係を参
照可能な独立した参照手段を有する。このような参照手
段が独立しており、すなわち、ハードウェア又はアプリ
ケーションプログラムに実装されていないので、プロセ
ス技術が変更する度にハードウェアの再設計やソフトウ
ェアの再プログラミングを必要としない。
【００１５】さらに好適には、前記関係を前記電源電圧
及びクロック周波数に応じて決定する。これによって電
源電圧の最適化を更に適切に行うことができる。
及びクロック周波数に応じて決定する。これによって電
源電圧の最適化を更に適切に行うことができる。
【００１６】さらに好適には、前記電源電圧決定手段
が、前記プロセッサから送信されるコマンドに応答して
前記電源電圧を決定する。これによって、電源電圧の最
適化の効率が更に向上し、その結果、消費電力の最小化
を更に適切に行うことができる。
が、前記プロセッサから送信されるコマンドに応答して
前記電源電圧を決定する。これによって、電源電圧の最
適化の効率が更に向上し、その結果、消費電力の最小化
を更に適切に行うことができる。
【００１７】本発明によるパワー制御方法は、電源電圧
を最適化するパワー制御方法であって、割り当てられた
シンクフレームを適切なタイムスロットに分割し、これ
らタイムスロットの各々について、リアルタイム処理を
保証する時間を算出し、その時間内にタスクが終了する
ような周波数の値のうちの最小のものとなるように、前
記プロセッサの動作を制御する可変のクロック周波数を
決定し、そのクロック周波数に基づいて前記電源電圧を
決定する電源電圧決定ステップを有することを特徴とす
るものである。
を最適化するパワー制御方法であって、割り当てられた
シンクフレームを適切なタイムスロットに分割し、これ
らタイムスロットの各々について、リアルタイム処理を
保証する時間を算出し、その時間内にタスクが終了する
ような周波数の値のうちの最小のものとなるように、前
記プロセッサの動作を制御する可変のクロック周波数を
決定し、そのクロック周波数に基づいて前記電源電圧を
決定する電源電圧決定ステップを有することを特徴とす
るものである。
【００１８】本発明によるパワー制御方法によれば、電
源電圧の最適化の効率が向上し、その結果、消費電力の
最小化を適切に行うことができ、かつ、リアルタイムア
プリケーションへの適用が可能になる。
源電圧の最適化の効率が向上し、その結果、消費電力の
最小化を適切に行うことができ、かつ、リアルタイムア
プリケーションへの適用が可能になる。
【００１９】本発明によるパワー制御プログラムを記録
した記録媒体は、電源電圧を最適化するパワー制御プロ
グラムを記録した記録媒体であって、割り当てられたシ
ンクフレームを適切なタイムスロットに分割し、これら
タイムスロットの各々について、リアルタイム処理を保
証する時間を算出し、その時間内にタスクが終了するよ
うな周波数の値のうちの最小のものとなるように、前記
プロセッサの動作を制御する可変のクロック周波数を決
定し、そのクロック周波数に基づいて前記電源電圧を決
定することを特徴とするものである。
した記録媒体は、電源電圧を最適化するパワー制御プロ
グラムを記録した記録媒体であって、割り当てられたシ
ンクフレームを適切なタイムスロットに分割し、これら
タイムスロットの各々について、リアルタイム処理を保
証する時間を算出し、その時間内にタスクが終了するよ
うな周波数の値のうちの最小のものとなるように、前記
プロセッサの動作を制御する可変のクロック周波数を決
定し、そのクロック周波数に基づいて前記電源電圧を決
定することを特徴とするものである。
【００２０】本発明によるパワー制御プログラムを記録
した記録媒体によれば、電源電圧の最適化の効率が向上
し、その結果、消費電力の最小化を適切に行うことがで
き、かつ、リアルタイムアプリケーションへの適用が可
能になる。
した記録媒体によれば、電源電圧の最適化の効率が向上
し、その結果、消費電力の最小化を適切に行うことがで
き、かつ、リアルタイムアプリケーションへの適用が可
能になる。
【００２１】
【発明の実施の形態】本発明によるパワー制御装置及び
方法並びにパワー制御プログラムを記録した記録媒体の
実施の形態を、図面を参照して詳細に説明する。図面
中、同一パーツには同一符号を付すものとし、簡潔のた
めにパーツの一部を省略する場合もある。図１は、本発
明によるパワー制御装置を示す図である。このパワー制
御装置は、図１Ａに示すように市販のプロセッサ１及び
パワー制御チップ２を具える。このプロセッサ１には、
アプリケーションプログラム３及び参照手段としてのデ
バイスドライバ４を有するソフトウェア５がインストー
ルされており、パワー制御チップ２とソフトウェア５と
の間（より詳しくは、パワー制御チップ２の図示しない
制御論理（これについては後に説明する。）とソフトウ
ェア５との間）において種々の制御信号が伝送される。
方法並びにパワー制御プログラムを記録した記録媒体の
実施の形態を、図面を参照して詳細に説明する。図面
中、同一パーツには同一符号を付すものとし、簡潔のた
めにパーツの一部を省略する場合もある。図１は、本発
明によるパワー制御装置を示す図である。このパワー制
御装置は、図１Ａに示すように市販のプロセッサ１及び
パワー制御チップ２を具える。このプロセッサ１には、
アプリケーションプログラム３及び参照手段としてのデ
バイスドライバ４を有するソフトウェア５がインストー
ルされており、パワー制御チップ２とソフトウェア５と
の間（より詳しくは、パワー制御チップ２の図示しない
制御論理（これについては後に説明する。）とソフトウ
ェア５との間）において種々の制御信号が伝送される。
【００２２】パワー制御チップ２は、電源電圧生成手段
としてのＤＣ−ＤＣコンバータ６及びクロック周波数発
生手段としての周波数シンセサイザ７を有する。ＤＣ−
ＤＣコンバータ６は、基準となる電源電圧Ｖddから可変
電源電圧Ｖvar を生成し、その可変電源電圧Ｖvar をプ
ロセッサ１に供給する（より詳しくは、図１に示さない
磁心論理に供給され、それについては後に説明す
る。）。電源電圧生成手段としてＤＣ−ＤＣコンバータ
６を用いることによって、高効率のエネルギー変換を行
うことができる。周波数シンセサイザ７は、マスタクロ
ック周波数ｆclk のｋ／ｎ倍（ｎを自然数とし、ｋをｎ
未満の自然数とする。）となる可変クロック周波数ｆva
r を生成し、その可変クロック周波数ｆvar をプロセッ
サ１に供給する。なお、可変電源電圧Ｖvar は、後に説
明するように可変周波数ｆvar に応じて設定される。
としてのＤＣ−ＤＣコンバータ６及びクロック周波数発
生手段としての周波数シンセサイザ７を有する。ＤＣ−
ＤＣコンバータ６は、基準となる電源電圧Ｖddから可変
電源電圧Ｖvar を生成し、その可変電源電圧Ｖvar をプ
ロセッサ１に供給する（より詳しくは、図１に示さない
磁心論理に供給され、それについては後に説明す
る。）。電源電圧生成手段としてＤＣ−ＤＣコンバータ
６を用いることによって、高効率のエネルギー変換を行
うことができる。周波数シンセサイザ７は、マスタクロ
ック周波数ｆclk のｋ／ｎ倍（ｎを自然数とし、ｋをｎ
未満の自然数とする。）となる可変クロック周波数ｆva
r を生成し、その可変クロック周波数ｆvar をプロセッ
サ１に供給する。なお、可変電源電圧Ｖvar は、後に説
明するように可変周波数ｆvar に応じて設定される。
【００２３】アプリケーションプログラム３は、図１Ｂ
に示すようにユーザプログラム８及び電源電圧決定手段
としてのパワー制御アルゴリズム９を有する。ユーザプ
ログラム８は、設計者によって任意にプログラムされ、
パワー制御アルゴリズム９は、パワー制御のために可変
電源電圧Ｖvar を各タイムスロットにおいて最適化する
ようＤＣ−ＤＣコンバータ６（図１Ａ）にコマンドを送
信する（パワー制御アルゴリズム９の構成及びコマンド
の送信については後に説明する。）。
に示すようにユーザプログラム８及び電源電圧決定手段
としてのパワー制御アルゴリズム９を有する。ユーザプ
ログラム８は、設計者によって任意にプログラムされ、
パワー制御アルゴリズム９は、パワー制御のために可変
電源電圧Ｖvar を各タイムスロットにおいて最適化する
ようＤＣ−ＤＣコンバータ６（図１Ａ）にコマンドを送
信する（パワー制御アルゴリズム９の構成及びコマンド
の送信については後に説明する。）。
【００２４】デバイスドライバ４は、ＤＣ−ＤＣコンバ
ータ６が可変電源電圧Ｖvar を最適化するための参照可
能な関係（ルックアップテーブル）を有する。このデバ
イスドライバ４は独立しており、すなわち、ハードウェ
ア又はアプリケーションプログラム９に実装されていな
い。
ータ６が可変電源電圧Ｖvar を最適化するための参照可
能な関係（ルックアップテーブル）を有する。このデバ
イスドライバ４は独立しており、すなわち、ハードウェ
ア又はアプリケーションプログラム９に実装されていな
い。
【００２５】図２は、本発明によるパワー制御装置とタ
ーゲットシステムとの関係を示す図である。ターゲット
システム１１は、プロセッサ１の他に、メモリチップ１
２と、周辺チップ１３と、Ｉ／Ｏチップ１４とを具え
る。なお、プロセッサ１には磁心論理１５のみを示す。
ーゲットシステムとの関係を示す図である。ターゲット
システム１１は、プロセッサ１の他に、メモリチップ１
２と、周辺チップ１３と、Ｉ／Ｏチップ１４とを具え
る。なお、プロセッサ１には磁心論理１５のみを示す。
【００２６】この場合、Ｉ／Ｏチップ１４には電源電圧
Ｖdd及びマスタクロック周波数ｆclk が適用され、メモ
リチップ１２、周辺チップ１３及びプロセッサ１の磁心
論理１５以外の部分には、電源電圧Ｖdd及び可変クロッ
ク周波数ｆvar が適用され、磁心論理１５には、可変電
源電圧Ｖvar 及び可変クロック周波数ｆvar が適用され
る。
Ｖdd及びマスタクロック周波数ｆclk が適用され、メモ
リチップ１２、周辺チップ１３及びプロセッサ１の磁心
論理１５以外の部分には、電源電圧Ｖdd及び可変クロッ
ク周波数ｆvar が適用され、磁心論理１５には、可変電
源電圧Ｖvar 及び可変クロック周波数ｆvar が適用され
る。
【００２７】図２のパワー制御チップ２には、ＤＣ−Ｄ
Ｃコンバータ６及び周波数コンバータ７の他に、制御論
理１６及びタイマ１７も示す。制御論理１６は、割込み
信号ＩＮＴをプロセッサ１に供給し、タイマ１７との間
で種々の制御信号の伝送を行い、ＤＣ−ＤＣコンバータ
６及び周波数コンバータ７にそれぞれ種々の制御信号を
供給する。
Ｃコンバータ６及び周波数コンバータ７の他に、制御論
理１６及びタイマ１７も示す。制御論理１６は、割込み
信号ＩＮＴをプロセッサ１に供給し、タイマ１７との間
で種々の制御信号の伝送を行い、ＤＣ−ＤＣコンバータ
６及び周波数コンバータ７にそれぞれ種々の制御信号を
供給する。
【００２８】図３は、パワー制御アルゴリズムを詳細に
示す図である。このパワー制御アルゴリズム９は、可変
クロック周波数ｆvar 及び可変電源電圧Ｖvar を算出す
るステップＳ１と、可変クロック周波数ｆvar 及び可変
電源電圧Ｖvar を適用するステップＳ２と、主プログラ
ムを実行するステップＳ３と、プロセッサのアイドリン
グを行うステップＳ４とを具える。
示す図である。このパワー制御アルゴリズム９は、可変
クロック周波数ｆvar 及び可変電源電圧Ｖvar を算出す
るステップＳ１と、可変クロック周波数ｆvar 及び可変
電源電圧Ｖvar を適用するステップＳ２と、主プログラ
ムを実行するステップＳ３と、プロセッサのアイドリン
グを行うステップＳ４とを具える。
【００２９】大抵のリアルタイムアプリケーションでは
一定時間中に一定量のタスクを実行する必要がある。こ
の一定時間をｓｙｎｃ ｆｒａｍｅと定義すると、各ｓ
ｙｎｃ ｆｒａｍｅは複数のタイムスロット（各タイム
スロットの長さを、例えばワークロードに応じて決定す
る。）に分割されている。各タイムスロットにおいて、
リアルタイム処理を保証するターゲット実行時間Ｔtar
を算出する。可変クロック周波数ｆvar を、そのターゲ
ット実行時間Ｔtar 内にタスクか終了するような値のう
ちの最小のものに決定する。可変電源電圧Ｖvar は、ル
ックアップテーブル部１０（図１Ｃ）が有する可変クロ
ック周波数ｆvar 及び可変電源電圧Ｖvar の関係（これ
については後に説明する。）に従って、決定された可変
クロック周波数ｆvar から決定される。
一定時間中に一定量のタスクを実行する必要がある。こ
の一定時間をｓｙｎｃ ｆｒａｍｅと定義すると、各ｓ
ｙｎｃ ｆｒａｍｅは複数のタイムスロット（各タイム
スロットの長さを、例えばワークロードに応じて決定す
る。）に分割されている。各タイムスロットにおいて、
リアルタイム処理を保証するターゲット実行時間Ｔtar
を算出する。可変クロック周波数ｆvar を、そのターゲ
ット実行時間Ｔtar 内にタスクか終了するような値のう
ちの最小のものに決定する。可変電源電圧Ｖvar は、ル
ックアップテーブル部１０（図１Ｃ）が有する可変クロ
ック周波数ｆvar 及び可変電源電圧Ｖvar の関係（これ
については後に説明する。）に従って、決定された可変
クロック周波数ｆvar から決定される。
【００３０】なお、ステップＳ１〜Ｓ３はタイムスロッ
トごとに実行され、ステップＳ１〜Ｓ４はｓｙｎｃ ｆ
ｒａｍｅごとに実行される。
トごとに実行され、ステップＳ１〜Ｓ４はｓｙｎｃ ｆ
ｒａｍｅごとに実行される。
【００３１】図４は、ルックアップテーブル部を詳細に
示す図である。このルックアップテーブル部１０は、可
変クロック周波数ｆvar 及び可変電源電圧Ｖvar の関係
を有するルックアップテーブル１０ａと、可変クロック
周波数ｆvar の変化及びパワー制御チップ２（図１及び
２）の過渡遅延Ｔtdとの関係を有するルックアップテー
ブル１０ｂとを有する。これらルックアップテーブル１
０ａ及び１０ｂのパラメータ、すなわち、可変クロック
周波数ｆvar 、可変電源電圧Ｖvar 、可変クロック周波
数ｆvar の変化及び過渡遅延Ｔtdは、プロセッサ１及び
パワー制御テーブル２（共に図１及び２）を実際に計測
することによって求められる。
示す図である。このルックアップテーブル部１０は、可
変クロック周波数ｆvar 及び可変電源電圧Ｖvar の関係
を有するルックアップテーブル１０ａと、可変クロック
周波数ｆvar の変化及びパワー制御チップ２（図１及び
２）の過渡遅延Ｔtdとの関係を有するルックアップテー
ブル１０ｂとを有する。これらルックアップテーブル１
０ａ及び１０ｂのパラメータ、すなわち、可変クロック
周波数ｆvar 、可変電源電圧Ｖvar 、可変クロック周波
数ｆvar の変化及び過渡遅延Ｔtdは、プロセッサ１及び
パワー制御テーブル２（共に図１及び２）を実際に計測
することによって求められる。
【００３２】本発明によるパワー制御装置及び方法並び
にパワー制御プログラムを記録した記録媒体の動作を更
に詳細に説明する。図５は、可変クロック周波数ｆvar
及び可変電源電圧Ｖvar を算出するステップＳ１を説明
するための図である。図５Ａにおいて、プロセッサ１に
は、アプリケーションプログラム３の他に、Ｉ／Ｏポー
ト１８も示す。
にパワー制御プログラムを記録した記録媒体の動作を更
に詳細に説明する。図５は、可変クロック周波数ｆvar
及び可変電源電圧Ｖvar を算出するステップＳ１を説明
するための図である。図５Ａにおいて、プロセッサ１に
は、アプリケーションプログラム３の他に、Ｉ／Ｏポー
ト１８も示す。
【００３３】可変クロック周波数ｆvar 及び可変電源電
圧Ｖvar を算出するに当たり、先ず、アプリケーション
プログラム３は、Ｉ／Ｏポート１８及び制御論理１６を
経て読出し信号Ｒi をタイマ１７に送信し、タイマ１７
から制御論理１６及びＩ／Ｏポート１８を経て現在の時
間Ｔci（ｉを自然数とする。）を読み出す。
圧Ｖvar を算出するに当たり、先ず、アプリケーション
プログラム３は、Ｉ／Ｏポート１８及び制御論理１６を
経て読出し信号Ｒi をタイマ１７に送信し、タイマ１７
から制御論理１６及びＩ／Ｏポート１８を経て現在の時
間Ｔci（ｉを自然数とする。）を読み出す。
【００３４】次いで、現在のタイムスロットｉにおける
ターゲットタイムＴtari及びタイムスロットｉにおける
リアルタイムを保証する最遅実行時間Ｔfiを算出する。
ｆｉをｉ番目のタイムスロットにおける可変クロック周
波数ｆvar とし、各タイムスロットの長さをＴsiとす
る。ターゲットタイムＴtari及びタイムスロットｉにお
ける最遅実行時間Ｔfiを、図５Ｂに示すように、
ターゲットタイムＴtari及びタイムスロットｉにおける
リアルタイムを保証する最遅実行時間Ｔfiを算出する。
ｆｉをｉ番目のタイムスロットにおける可変クロック周
波数ｆvar とし、各タイムスロットの長さをＴsiとす
る。ターゲットタイムＴtari及びタイムスロットｉにお
ける最遅実行時間Ｔfiを、図５Ｂに示すように、
【００３５】
【数１】 として算出する。なお、可変クロック周波数ｆｉが１個
前すなわちｉ−１番目のタイムスロットから変化しない
場合、過渡遅延Ｔtdは存在しない（例えば、図５Ｂに示
すようなＴf1）。
前すなわちｉ−１番目のタイムスロットから変化しない
場合、過渡遅延Ｔtdは存在しない（例えば、図５Ｂに示
すようなＴf1）。
【００３６】算出されたタイムスロットｉにおけるリア
ルタイムを保証する最遅実行時間Ｔfiがターゲットタイ
ムＴtariを超えない最小の可変クロック周波数ｆｉが可
変クロック周波数ｆvar と決定される。なお、可変クロ
ック周波数ｆvar は、既に説明したようにマスタクロッ
ク周波数ｆclk のｋ／ｎ倍（ｎを自然数とし、ｋをｎ未
満の自然数とする。）となる。可変電源電圧Ｖvar は、
ルックアップテーブル１０ａ（図４）を参照することに
よって決定される。
ルタイムを保証する最遅実行時間Ｔfiがターゲットタイ
ムＴtariを超えない最小の可変クロック周波数ｆｉが可
変クロック周波数ｆvar と決定される。なお、可変クロ
ック周波数ｆvar は、既に説明したようにマスタクロッ
ク周波数ｆclk のｋ／ｎ倍（ｎを自然数とし、ｋをｎ未
満の自然数とする。）となる。可変電源電圧Ｖvar は、
ルックアップテーブル１０ａ（図４）を参照することに
よって決定される。
【００３７】図６は、可変クロック周波数ｆvar 及び可
変電源電圧Ｖvar を適用するステップＳ２を説明するた
めの図である。図６Ａにおいて、プロセッサ１には、ア
プリケーションプログラム３及びＩ／Ｏポート１８の他
に、割込みピン１９及びオンチップクロック周波数ｆon
-chip を生成する位相同期ループ（ＰＬＬ）２０も示
す。図６Ｂにおいて、三つのグラフの縦軸はそれぞれ可
変電源電圧Ｖvar 、可変クロック周波数ｆvar 及びオン
チップクロック周波数ｆon-chip を表し、その横軸は全
て時間を表す。
変電源電圧Ｖvar を適用するステップＳ２を説明するた
めの図である。図６Ａにおいて、プロセッサ１には、ア
プリケーションプログラム３及びＩ／Ｏポート１８の他
に、割込みピン１９及びオンチップクロック周波数ｆon
-chip を生成する位相同期ループ（ＰＬＬ）２０も示
す。図６Ｂにおいて、三つのグラフの縦軸はそれぞれ可
変電源電圧Ｖvar 、可変クロック周波数ｆvar 及びオン
チップクロック周波数ｆon-chip を表し、その横軸は全
て時間を表す。
【００３８】ステップＳ１で算出した可変クロック周波
数ｆvar 、可変電源電圧Ｖvar 及び過渡遅延Ｔtdを生成
するような信号は、Ｉ／Ｏポート１８を通じて制御論理
１６に供給される。制御論理１６は、割込みピン１９を
通じて割込み信号ＩＮＴを送信してプロセッサ１をホー
ルドするとともに、可変クロック周波数ｆvar 、可変電
源電圧Ｖvar 及び過渡遅延Ｔtdを生成するような信号
を、周波数シンセサイザ７、ＤＣ−ＤＣコンバータ６及
びタイマ１７に供給する。これらの動作は、図６Ｂの時
間ｔ１で行われる。
数ｆvar 、可変電源電圧Ｖvar 及び過渡遅延Ｔtdを生成
するような信号は、Ｉ／Ｏポート１８を通じて制御論理
１６に供給される。制御論理１６は、割込みピン１９を
通じて割込み信号ＩＮＴを送信してプロセッサ１をホー
ルドするとともに、可変クロック周波数ｆvar 、可変電
源電圧Ｖvar 及び過渡遅延Ｔtdを生成するような信号
を、周波数シンセサイザ７、ＤＣ−ＤＣコンバータ６及
びタイマ１７に供給する。これらの動作は、図６Ｂの時
間ｔ１で行われる。
【００３９】その後、時間ｔ２で、周波数シンセサイザ
７が可変クロック周波数ｆvar をＰＬＬ２０に供給し、
時間ｔ３で、ＰＬＬ２０がオンチップクロック周波数ｆ
on-chip を生成し、時間ｔ４で、ＤＣ−ＤＣコンバータ
６が可変電源電圧Ｖvar をプロセッサ１に供給する。
７が可変クロック周波数ｆvar をＰＬＬ２０に供給し、
時間ｔ３で、ＰＬＬ２０がオンチップクロック周波数ｆ
on-chip を生成し、時間ｔ４で、ＤＣ−ＤＣコンバータ
６が可変電源電圧Ｖvar をプロセッサ１に供給する。
【００４０】時間ｔ１から過渡遅延Ｔtd経過後の時間ｔ
５で、タイマ１７は制御論理１６に終了信号Ｆを供給
し、制御論理１６は、それに応答して割込みピン１９に
実行信号ＲＵＮを供給し、プロセッサ１のホールドを解
除する。
５で、タイマ１７は制御論理１６に終了信号Ｆを供給
し、制御論理１６は、それに応答して割込みピン１９に
実行信号ＲＵＮを供給し、プロセッサ１のホールドを解
除する。
【００４１】図７は、プロセッサのアイドリングを行う
ステップＳ４を説明するための図である。図７Ａにおい
て、プロセッサ１には、アプリケーションプログラム
３、Ｉ／Ｏポート１８及び割込みピン１９のみを示す。
図７Ｃにおいて、二つのグラフの縦軸はそれぞれ可変電
源電圧Ｖvar 及び可変クロック周波数ｆvar を表し、そ
の横軸は全て時間を表す。
ステップＳ４を説明するための図である。図７Ａにおい
て、プロセッサ１には、アプリケーションプログラム
３、Ｉ／Ｏポート１８及び割込みピン１９のみを示す。
図７Ｃにおいて、二つのグラフの縦軸はそれぞれ可変電
源電圧Ｖvar 及び可変クロック周波数ｆvar を表し、そ
の横軸は全て時間を表す。
【００４２】各ｓｙｎｃ ｆｒａｍｅにおける実際の実
行時間Ｔexe は、図７Ｂに示すように、与えられたシン
クフレームＴfi（図７ＢではＴf2について示す。）より
も小さいので、ｓｙｎｃ ｆｒａｍｅ終了部分には図７
Ｂで斜線で示すアイドリングタイムＴnop が存在する。
この場合、プロセッサ１の内部データが消失するために
可変電源電圧Ｖddを零にすることはできないが、可変ク
ロック周波数ｆvar を零にする（これをｆnop で表す）
ことができる。これによって、アイドリングタイムＴno
p でのパワーは零となり、消費パワーを大幅に低減する
ことができる。
行時間Ｔexe は、図７Ｂに示すように、与えられたシン
クフレームＴfi（図７ＢではＴf2について示す。）より
も小さいので、ｓｙｎｃ ｆｒａｍｅ終了部分には図７
Ｂで斜線で示すアイドリングタイムＴnop が存在する。
この場合、プロセッサ１の内部データが消失するために
可変電源電圧Ｖddを零にすることはできないが、可変ク
ロック周波数ｆvar を零にする（これをｆnop で表す）
ことができる。これによって、アイドリングタイムＴno
p でのパワーは零となり、消費パワーを大幅に低減する
ことができる。
【００４３】具体的に説明すると、アプリケーションプ
ログラム３は、アイドリングタイムＴnop 及び過渡遅延
Ｔtdを生成する信号を、Ｉ／Ｏポート１８を通じて制御
論理１６に供給する。制御論理１６は、割込みピン１９
を通じて割込み信号ＩＮＴを送信してプロセッサ１をホ
ールドし、アイドリングタイムＴnop 及び過渡遅延Ｔtd
を生成する信号をタイマ１７に供給するとともに、可変
クロック周波数ｆvar（この場合、ｆnop ）を生成する
信号を周波数シンセサイザ７に供給する。これらの動作
は、図７Ｃの時間ｔ１１で行われる。
ログラム３は、アイドリングタイムＴnop 及び過渡遅延
Ｔtdを生成する信号を、Ｉ／Ｏポート１８を通じて制御
論理１６に供給する。制御論理１６は、割込みピン１９
を通じて割込み信号ＩＮＴを送信してプロセッサ１をホ
ールドし、アイドリングタイムＴnop 及び過渡遅延Ｔtd
を生成する信号をタイマ１７に供給するとともに、可変
クロック周波数ｆvar（この場合、ｆnop ）を生成する
信号を周波数シンセサイザ７に供給する。これらの動作
は、図７Ｃの時間ｔ１１で行われる。
【００４４】その後、時間ｔ１２で、周波数シンセサイ
ザ７は可変クロック周波数ｆvar （この場合、ｆnop ）
をプロセッサ１に供給し、時間ｔ１３で、タイマ１７
は、アイドリングタイムＴnop が終了したことを表す終
了信号Ｆ１を制御論理１６に供給し、制御論理１６は、
可変クロック周波数ｆvar を生成する信号を周波数シン
セサイザ７に供給するとともに、基準電源電圧Ｖddを生
成する信号をＤＣ−ＤＣコンバータ６に供給する。
ザ７は可変クロック周波数ｆvar （この場合、ｆnop ）
をプロセッサ１に供給し、時間ｔ１３で、タイマ１７
は、アイドリングタイムＴnop が終了したことを表す終
了信号Ｆ１を制御論理１６に供給し、制御論理１６は、
可変クロック周波数ｆvar を生成する信号を周波数シン
セサイザ７に供給するとともに、基準電源電圧Ｖddを生
成する信号をＤＣ−ＤＣコンバータ６に供給する。
【００４５】その後、時間ｔ１４で、周波数シンセサイ
ザ７は可変クロック周波数ｆvar をプロセッサ１に供給
し、時間ｔ１５で、ＤＣ−ＤＣコンバータ６は可変電源
電圧Ｖvar をプロセッサ１に供給する。
ザ７は可変クロック周波数ｆvar をプロセッサ１に供給
し、時間ｔ１５で、ＤＣ−ＤＣコンバータ６は可変電源
電圧Ｖvar をプロセッサ１に供給する。
【００４６】その後、時間Ｔ１６で、タイマ１７は、過
渡遅延Ｔtdが終了したことを表す終了信号を制御論理１
６に供給し、制御論理１６は、それに応答して割込みピ
ン１９に実行信号ＲＵＮを供給し、プロセッサ１のホー
ルドを解除する。
渡遅延Ｔtdが終了したことを表す終了信号を制御論理１
６に供給し、制御論理１６は、それに応答して割込みピ
ン１９に実行信号ＲＵＮを供給し、プロセッサ１のホー
ルドを解除する。
【００４７】本実施の形態によれば、各タイムスロット
において電源電圧を最適化することによって、演算量及
び演算時間に関係なく電源電圧の最適化を行うことがで
きるので、コンパイル時に電源電圧の最適化を行う従来
のパワー制御に比べて電源電圧の最適化の効率が高くな
る。また、制約時間内で演算が終了することが保証され
ているため、リアルタイムアプリケーションに適用する
ことができる。
において電源電圧を最適化することによって、演算量及
び演算時間に関係なく電源電圧の最適化を行うことがで
きるので、コンパイル時に電源電圧の最適化を行う従来
のパワー制御に比べて電源電圧の最適化の効率が高くな
る。また、制約時間内で演算が終了することが保証され
ているため、リアルタイムアプリケーションに適用する
ことができる。
【００４８】また、所定の周波数のｋ／ｎ倍のクロック
周波数を発生させることによって、複雑なインタフェー
ス回路を必要とせずに外部デバイスとのデータのやりと
りを容易に行うことができるようになる。
周波数を発生させることによって、複雑なインタフェー
ス回路を必要とせずに外部デバイスとのデータのやりと
りを容易に行うことができるようになる。
【００４９】具体的に説明すると、図８に示すように、
クロック周波数ｆclk を１／２及び１／３にした場合に
は、斜線で示す箇所でタイミングをとることができる
が、クロック周波数ｆclk を０．４２倍にはタイミング
をとるのが困難になる。
クロック周波数ｆclk を１／２及び１／３にした場合に
は、斜線で示す箇所でタイミングをとることができる
が、クロック周波数ｆclk を０．４２倍にはタイミング
をとるのが困難になる。
【００５０】さらに、デバイスドライバが独立してお
り、すなわち、ハードウェア又はアプリケーションプロ
グラムに実装されていないので、プロセス技術が変更す
る度にハードウェアの再設計やソフトウェアの再プログ
ラミングを必要としない。
り、すなわち、ハードウェア又はアプリケーションプロ
グラムに実装されていないので、プロセス技術が変更す
る度にハードウェアの再設計やソフトウェアの再プログ
ラミングを必要としない。
【００５１】本発明は、上記実施の形態に限定されるも
のではなく、幾多の変更及び変形が可能である。例え
ば、上記実施の形態で説明したプロセッサ及びパワー制
御チップを、当業者によって他の設計にすることもでき
る。
のではなく、幾多の変更及び変形が可能である。例え
ば、上記実施の形態で説明したプロセッサ及びパワー制
御チップを、当業者によって他の設計にすることもでき
る。
【００５２】電源電圧生成手段はＤＣ−ＤＣコンバータ
に限定されるものではなく、例えば、複数の電圧源を有
し、これら複数の電圧源の出力のうちの一つを選択的に
出力することによって電源電圧を生成するような電源電
圧生成手段も可能であり、これによって高速動作が可能
になる。電源電圧を最適化するための関係を可変電源電
圧及び可変クロック周波数に応じて決定したが、他のパ
ラメータに応じて決定することもできる。
に限定されるものではなく、例えば、複数の電圧源を有
し、これら複数の電圧源の出力のうちの一つを選択的に
出力することによって電源電圧を生成するような電源電
圧生成手段も可能であり、これによって高速動作が可能
になる。電源電圧を最適化するための関係を可変電源電
圧及び可変クロック周波数に応じて決定したが、他のパ
ラメータに応じて決定することもできる。
【００５３】また、パワー制御アルゴリズムをアプリケ
ーションプログラムにインストールした場合について説
明したが、アプリケーションプログラムが記録された記
録媒体（例えば、ＣＤ−ＲＯＭ）からアプリケーション
プログラムを読み出すことによってパワー制御を実行す
ることもできる。さらに、可変電源電圧をコアロジック
以外に適用することもでき、ＤＣ−ＤＣコンバータ及び
周波数シンセサイザを同一のパワー制御チップ上に設け
る代わりに個別に設けることもできる。
ーションプログラムにインストールした場合について説
明したが、アプリケーションプログラムが記録された記
録媒体（例えば、ＣＤ−ＲＯＭ）からアプリケーション
プログラムを読み出すことによってパワー制御を実行す
ることもできる。さらに、可変電源電圧をコアロジック
以外に適用することもでき、ＤＣ−ＤＣコンバータ及び
周波数シンセサイザを同一のパワー制御チップ上に設け
る代わりに個別に設けることもできる。
【図１】 本発明によるパワー制御装置を示す図であ
る。
る。
【図２】 本発明によるパワー制御装置とターゲットシ
ステムとの関係を示す図である。
ステムとの関係を示す図である。
【図３】 パワー制御アルゴリズムを詳細に示す図であ
る。
る。
【図４】 ルックアップテーブル部を詳細に示す図であ
る。
る。
【図５】 可変クロック周波数ｆvar 及び可変電源電圧
Ｖvar を算出するステップＳ１を説明するための図であ
る。
Ｖvar を算出するステップＳ１を説明するための図であ
る。
【図６】 可変クロック周波数ｆvar 及び可変電源電圧
Ｖvar を適用するステップＳ２を説明するための図であ
る。
Ｖvar を適用するステップＳ２を説明するための図であ
る。
【図７】 プロセッサのアイドリングを行うステップＳ
４を説明するための図である。
４を説明するための図である。
【図８】 可変クロック周波数ｆvar を説明するための
図である。
図である。
１ プロセッサ ２ パワー制御チップ ３ アプリケーションプログラム ４ デバイスドライバ ５ ソフトウェア ６ ＤＣ−ＤＣコンバータ ７ 周波数シンセサイザ ８ ユーザプログラム ９ パワー制御アルゴリズム １０ ルックアップテーブル部 １０ａ，１０ｂ ルックアップテーブル １１ ターゲットシステム １２ メモリチップ １３ 周辺チップ １４ Ｉ／Ｏチップ １５ 磁心論理 １６ 制御論理 １７ タイマ １８ Ｉ／Ｏポート １９ 割込みピン ２０ ＰＬＬ ｆclk マスタクロック周波数 ｆvar 可変周波数 ＩＮＴ 割込み信号 Ｖdd 電源電圧 Ｖvar 可変電源電圧
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/08 G06F 1/26
Claims (9)
- 【請求項１】 プロセッサと、そのプロセッサに供給す
べき可変の電源電圧を生成する電源電圧生成手段とを具
え、 前記プロセッサが、割り当てられたシンクフレームを適
切なタイムスロットに分割し、これらタイムスロットの
各々について、リアルタイム処理を保証する時間を算出
し、その時間内にタスクが終了するような周波数の値の
うちの最小のものとなるように、前記プロセッサの動作
を制御する可変のクロック周波数を決定し、そのクロッ
ク周波数に基づいて前記電源電圧を決定する電源電圧決
定手段を有することを特徴とするパワー制御装置。 - 【請求項２】 前記電源電圧生成手段を、スイッチング
電圧コンバータとしたことを特徴とする請求項１記載の
パワー制御装置。 - 【請求項３】 前記電源電圧生成手段が複数の電圧源を
有し、これら複数の電圧源の出力のうちの一つを選択的
に出力することによって前記電源電圧を生成するように
したことを特徴とする請求項１記載のパワー制御装置。 - 【請求項４】 ｎを自然数とし、ｋをｎ未満の自然数と
した場合、前記クロック周波数を、所定の周波数のｋ／
ｎ倍としたことを特徴とする請求項１から３のうちのい
ずれか１項に記載のパワー制御装置。 - 【請求項５】 前記プロセッサが、前記電源電圧決定手
段が前記電源電圧を最適化するための関係を参照可能な
独立した参照手段を有することを特徴とする請求項１か
ら４のうちのいずれか１項に記載のパワー制御装置。 - 【請求項６】 前記関係を前記電源電圧及びクロック周
波数に応じて決定したことを特徴とする請求項５記載の
パワー制御装置。 - 【請求項７】 前記電源電圧決定手段が、前記プロセッ
サから送信されるコマンドに応答して前記電源電圧を決
定するようにしたことを特徴とする請求項１から６のう
ちのいずれか１項に記載のパワー制御装置。 - 【請求項８】 電源電圧を最適化するパワー制御方法で
あって、 割り当てられたシンクフレームを適切なタイムスロット
に分割し、これらタイムスロットの各々について、リア
ルタイム処理を保証する時間を算出し、その時間内にタ
スクが終了するような周波数の値のうちの最小のものと
なるように、前記プロセッサの動作を制御する可変のク
ロック周波数を決定し、そのクロック周波数に基づいて
前記電源電圧を決定する電源電圧決定ステップを有する
ことを特徴とするパワー制御方法。 - 【請求項９】 電源電圧を最適化するパワー制御プログ
ラムを記録した記録媒体であって、 割り当てられたシンクフレームを適切なタイムスロット
に分割し、これらタイムスロットの各々について、リア
ルタイム処理を保証する時間を算出し、その時間内にタ
スクが終了するような周波数の値のうちの最小のものと
なるように、前記プロセッサの動作を制御する可変のク
ロック周波数を決定し、そのクロック周波数に基づいて
前記電源電圧を決定することを特徴とするパワー制御プ
ログラムを記録した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11300635A JP3138737B1 (ja) | 1999-10-22 | 1999-10-22 | パワー制御装置及び方法並びにパワー制御プログラムを記録した記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11300635A JP3138737B1 (ja) | 1999-10-22 | 1999-10-22 | パワー制御装置及び方法並びにパワー制御プログラムを記録した記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3138737B1 true JP3138737B1 (ja) | 2001-02-26 |
| JP2001117653A JP2001117653A (ja) | 2001-04-27 |
Family
ID=17887250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11300635A Expired - Lifetime JP3138737B1 (ja) | 1999-10-22 | 1999-10-22 | パワー制御装置及び方法並びにパワー制御プログラムを記録した記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3138737B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2620840A1 (en) | 2005-04-12 | 2013-07-31 | Waseda University | Multiprocessor system |
-
1999
- 1999-10-22 JP JP11300635A patent/JP3138737B1/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2620840A1 (en) | 2005-04-12 | 2013-07-31 | Waseda University | Multiprocessor system |
| EP2657839A2 (en) | 2005-04-12 | 2013-10-30 | Waseda University | Multiprocessor system and multigrain parallelizing compiler |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001117653A (ja) | 2001-04-27 |
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