JP3049041B1 - Ｃｐｕクロックの制御方法および回路 - Google Patents
Ｃｐｕクロックの制御方法および回路Info
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- JP3049041B1 JP3049041B1 JP11038885A JP3888599A JP3049041B1 JP 3049041 B1 JP3049041 B1 JP 3049041B1 JP 11038885 A JP11038885 A JP 11038885A JP 3888599 A JP3888599 A JP 3888599A JP 3049041 B1 JP3049041 B1 JP 3049041B1
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- clock
- frequency
- cpu
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Abstract
【要約】
【課題】 ＥＭＩを低減することができるＣＰＵクロッ
クの制御方法および回路を提供する。 【解決手段】 周辺回路Ａ１〜Ａ１６からの割込み要求
数をモニターする割込み要求数モニター回路１１と、割
込み要求数に応じて自動的に段階的なＣＰＵクロックの
周波数切り換えを行う制御回路１２とを有する。
クの制御方法および回路を提供する。 【解決手段】 周辺回路Ａ１〜Ａ１６からの割込み要求
数をモニターする割込み要求数モニター回路１１と、割
込み要求数に応じて自動的に段階的なＣＰＵクロックの
周波数切り換えを行う制御回路１２とを有する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＰＵクロック
の制御方法および回路に関し、特に、シングルチップマ
イクロコンピュータにおけるＣＰＵクロックの周波数を
切り換える制御を自動的に行うＣＰＵクロックの制御方
法および回路に関する。
の制御方法および回路に関し、特に、シングルチップマ
イクロコンピュータにおけるＣＰＵクロックの周波数を
切り換える制御を自動的に行うＣＰＵクロックの制御方
法および回路に関する。
【０００２】
【従来の技術】従来、命令により周波数の適正値を設定
することで、無駄な消費電力を削減することを目的とす
る、シングルチップマイクロコンピュータにおけるＣＰ
Ｕクロックの周波数制御方法が知られている。
することで、無駄な消費電力を削減することを目的とす
る、シングルチップマイクロコンピュータにおけるＣＰ
Ｕクロックの周波数制御方法が知られている。
【０００３】このような周波数制御方法を用いた、例え
ば、特開平２−５１３３号公報に開示された動作速度可
変形コンピュータシステムは、制御回路による特定命令
の実行で、プログラマブルに任意周波数を可変周波数発
生回路から発生させるものである。
ば、特開平２−５１３３号公報に開示された動作速度可
変形コンピュータシステムは、制御回路による特定命令
の実行で、プログラマブルに任意周波数を可変周波数発
生回路から発生させるものである。
【０００４】図８は、従来の動作速度可変形コンピュー
タシステムの可変周波数発生回路を示すブロック図であ
る。図８に示すように、この動作速度可変形コンピュー
タシステムは、可変周波数発生回路１、制御回路２、記
憶回路付きＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉ
ｎｇ ｕｎｉｔ）３、割込み制御回路４、タイマ／クロ
ック制御回路５、及び入出力制御回路群６を有し、制御
回路２、記憶回路付きＣＰＵ３、割込み制御回路４、及
びタイマ／クロック制御回路５と入出力制御回路群６
は、システムバス信号線７により接続されている。
タシステムの可変周波数発生回路を示すブロック図であ
る。図８に示すように、この動作速度可変形コンピュー
タシステムは、可変周波数発生回路１、制御回路２、記
憶回路付きＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉ
ｎｇ ｕｎｉｔ）３、割込み制御回路４、タイマ／クロ
ック制御回路５、及び入出力制御回路群６を有し、制御
回路２、記憶回路付きＣＰＵ３、割込み制御回路４、及
びタイマ／クロック制御回路５と入出力制御回路群６
は、システムバス信号線７により接続されている。
【０００５】この可変周波数発生回路１は、固定クロッ
クが必要な制御部分であるタイマ／クロック制御回路５
及び入出力制御回路群６へ、基本クロックの周波数を固
定して出力している。また、可変周波数発生回路１は、
記憶回路付きＣＰＵ３からの特定命令の実行を検知して
制御する制御回路２からの指示により、ＣＰＵクロック
を任意周波数に切り換えるものである。
クが必要な制御部分であるタイマ／クロック制御回路５
及び入出力制御回路群６へ、基本クロックの周波数を固
定して出力している。また、可変周波数発生回路１は、
記憶回路付きＣＰＵ３からの特定命令の実行を検知して
制御する制御回路２からの指示により、ＣＰＵクロック
を任意周波数に切り換えるものである。
【０００６】ところで、シングルチップマイクロコンピ
ュータにおいては、一定時間毎の処理や外的要因による
受動的な動作が多く、近年、システムの複雑化から周辺
機能の数も増え割込み処理数が増えて来ている。このた
め、プログラマーは、一定時間内に全ての割込みを処理
する最悪の状態を考慮して、プログラムを組む。
ュータにおいては、一定時間毎の処理や外的要因による
受動的な動作が多く、近年、システムの複雑化から周辺
機能の数も増え割込み処理数が増えて来ている。このた
め、プログラマーは、一定時間内に全ての割込みを処理
する最悪の状態を考慮して、プログラムを組む。
【０００７】図９は、従来の全ての割込みを処理するこ
とを考慮した場合のタイミング図である。図９に示すよ
うに、このプログラムは、一定時間内に全ての割込みを
処理するため、全ての割込み処理が実行できるように、
クロックは規格範囲内のほぼ最大周波数を設定する。故
に、割込み処理中はＣＰＵクロックの周波数を低速化で
きず、常に高速化されている。
とを考慮した場合のタイミング図である。図９に示すよ
うに、このプログラムは、一定時間内に全ての割込みを
処理するため、全ての割込み処理が実行できるように、
クロックは規格範囲内のほぼ最大周波数を設定する。故
に、割込み処理中はＣＰＵクロックの周波数を低速化で
きず、常に高速化されている。
【０００８】
【発明が解決しようとする課題】しかしながら、実使用
状態においては、全ての割込みが同時に要求される場合
は少なく、最大負荷がかかる処理時間は短い。
状態においては、全ての割込みが同時に要求される場合
は少なく、最大負荷がかかる処理時間は短い。
【０００９】図１０は、図８の可変周波数発生回路の実
使用状態における割込み要求の一例を示すタイミング図
である。図１０に示すように、実使用状態において、全
ての割込みが同時に要求される場合は少なく、最大負荷
がかかる処理時間は短い。このため、割込み命令に対し
て、ＣＰＵクロックのスピードが最適でない高速の周波
数が設定されることになる。
使用状態における割込み要求の一例を示すタイミング図
である。図１０に示すように、実使用状態において、全
ての割込みが同時に要求される場合は少なく、最大負荷
がかかる処理時間は短い。このため、割込み命令に対し
て、ＣＰＵクロックのスピードが最適でない高速の周波
数が設定されることになる。
【００１０】つまり、この設定は、特定命令によりプロ
グラム上で固定化されていることから、割込み要求が少
なく低速な周波数で充分な場合であっても、高速な周波
数が設定されることになり、これは、電磁妨害（ｅｌｅ
ｃｔｒｏｍａｇｎｅｔｉｃｉｎｔｅｒｆｅｒｅｎｃｅ：
ＥＭＩ）を発生させる原因になる。
グラム上で固定化されていることから、割込み要求が少
なく低速な周波数で充分な場合であっても、高速な周波
数が設定されることになり、これは、電磁妨害（ｅｌｅ
ｃｔｒｏｍａｇｎｅｔｉｃｉｎｔｅｒｆｅｒｅｎｃｅ：
ＥＭＩ）を発生させる原因になる。
【００１１】この発明の目的は、ＥＭＩを低減すること
ができるＣＰＵクロックの制御方法および回路を提供す
ることである。
ができるＣＰＵクロックの制御方法および回路を提供す
ることである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係るＣＰＵクロックの制御方法は、周辺
回路からの割込み要求数を計算し、前記割込み要求数の
増加に応じて自動的にＣＰＵクロックの周波数を上げる
切り換えを行い、前記割込み要求数が減少して０になる
まで前記切り換えで上がった周波数を維持することを特
徴としている。
め、この発明に係るＣＰＵクロックの制御方法は、周辺
回路からの割込み要求数を計算し、前記割込み要求数の
増加に応じて自動的にＣＰＵクロックの周波数を上げる
切り換えを行い、前記割込み要求数が減少して０になる
まで前記切り換えで上がった周波数を維持することを特
徴としている。
【００１３】上記構成を有することにより、周辺回路か
らの割込み要求があると、その割込み要求数を計算し、
割込み要求数の増加に応じたＣＰＵクロックの周波数を
上げる切り換えが自動的に行われ、割込み要求数が減少
して０になるまで切り換えで上がった周波数を維持す
る。これにより、ＥＭＩを低減することができる。
らの割込み要求があると、その割込み要求数を計算し、
割込み要求数の増加に応じたＣＰＵクロックの周波数を
上げる切り換えが自動的に行われ、割込み要求数が減少
して０になるまで切り換えで上がった周波数を維持す
る。これにより、ＥＭＩを低減することができる。
【００１４】また、この発明に係るＣＰＵクロックの制
御回路により、上記ＣＰＵクロックの制御方法を実現す
ることができる。
御回路により、上記ＣＰＵクロックの制御方法を実現す
ることができる。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 （第１の実施の形態）図１は、この発明の第１の実施の
形態に係るＣＰＵクロックの制御回路の構成を示すブロ
ック図である。図１に示すように、ＣＰＵクロック制御
回路１０は、割込み要求数モニター回路１１及び制御回
路１２を有している。このＣＰＵクロック制御回路１０
は、例えば、割込み回路１４、クロックセレクタ１５、
クロック発振器回路１６、及びＣＰＵ１７と共に、シン
グルチップマイクロコンピュータ１３として、一体的に
組み込まれている。
いて図面を参照して説明する。 （第１の実施の形態）図１は、この発明の第１の実施の
形態に係るＣＰＵクロックの制御回路の構成を示すブロ
ック図である。図１に示すように、ＣＰＵクロック制御
回路１０は、割込み要求数モニター回路１１及び制御回
路１２を有している。このＣＰＵクロック制御回路１０
は、例えば、割込み回路１４、クロックセレクタ１５、
クロック発振器回路１６、及びＣＰＵ１７と共に、シン
グルチップマイクロコンピュータ１３として、一体的に
組み込まれている。
【００１６】割込み回路１４は、複数の周辺回路Ａから
の割込み要求信号を入力させて、割込み要求を受け付
け、割込み受け付け許可の場合、各割込み要因毎に、割
込み要求受け付け信号ａを割込み要求数モニター回路１
１に出力する。この実施の形態においては、一例とし
て、１６個の周辺回路Ａ１〜Ａ１６（図１参照）が設け
られている。
の割込み要求信号を入力させて、割込み要求を受け付
け、割込み受け付け許可の場合、各割込み要因毎に、割
込み要求受け付け信号ａを割込み要求数モニター回路１
１に出力する。この実施の形態においては、一例とし
て、１６個の周辺回路Ａ１〜Ａ１６（図１参照）が設け
られている。
【００１７】割込み要求数モニター回路１１は、割込み
回路１４から出力される割込み要求信号ａをモニターし
て、現時点での割込み要求数を計算し、制御回路１２へ
割込み要求数信号ｂを出力する。制御回路１２は、割込
み要求数信号ｂの入力により、割込み要求数モニター回
路１１からの割込み要求数に応じた周波数切換え信号ｃ
を生成し、クロックセレクタ１５へ出力する。
回路１４から出力される割込み要求信号ａをモニターし
て、現時点での割込み要求数を計算し、制御回路１２へ
割込み要求数信号ｂを出力する。制御回路１２は、割込
み要求数信号ｂの入力により、割込み要求数モニター回
路１１からの割込み要求数に応じた周波数切換え信号ｃ
を生成し、クロックセレクタ１５へ出力する。
【００１８】クロックセレクタ１５は、周波数切換え信
号ｃによりクロック発振器回路１６からの信号を切り換
え選択し、割込み要求数に応じたＣＰＵクロック信号ｄ
を生成する。クロック発振器回路１６は、内部の発振器
出力ｆｘから任意の周波数を発生させる。
号ｃによりクロック発振器回路１６からの信号を切り換
え選択し、割込み要求数に応じたＣＰＵクロック信号ｄ
を生成する。クロック発振器回路１６は、内部の発振器
出力ｆｘから任意の周波数を発生させる。
【００１９】図２は、図１の割込み要求数モニター回
路、制御回路及びクロックセレクタの回路説明図であ
る。図２に示すように、割込み要求数モニター回路１１
は、割込み本数に応じた１６個の割込み要求信号ａを入
力とし、現時点での割込み要求数を計算する加算演算を
行って４本の割込み要求数信号ｂを出力する加算器１８
を有している。
路、制御回路及びクロックセレクタの回路説明図であ
る。図２に示すように、割込み要求数モニター回路１１
は、割込み本数に応じた１６個の割込み要求信号ａを入
力とし、現時点での割込み要求数を計算する加算演算を
行って４本の割込み要求数信号ｂを出力する加算器１８
を有している。
【００２０】制御回路１２は、割込み要求数信号ｂの４
本を入力とし、２本の切換え信号ｃを出力する論理演算
回路を有している。クロックセレクタ１５は、切換え信
号ｃの入力により、発振器出力ｆｘをそれぞれ１倍、１
／２倍、１／４倍、１／８倍したｆｘ、ｆｘ／２、ｆｘ
／４、ｆｘ／８の何れかの信号を選択し、ＣＰＵクロッ
ク信号ｄとして出力するセレクタ１９を有している。
本を入力とし、２本の切換え信号ｃを出力する論理演算
回路を有している。クロックセレクタ１５は、切換え信
号ｃの入力により、発振器出力ｆｘをそれぞれ１倍、１
／２倍、１／４倍、１／８倍したｆｘ、ｆｘ／２、ｆｘ
／４、ｆｘ／８の何れかの信号を選択し、ＣＰＵクロッ
ク信号ｄとして出力するセレクタ１９を有している。
【００２１】これら割込み要求数モニター回路１１、制
御回路１２及びクロックセレクタ１５により、入力した
割込み要求信号ａに基づき、割込み要求数に応じたクロ
ックを自動的に選択することができる。
御回路１２及びクロックセレクタ１５により、入力した
割込み要求信号ａに基づき、割込み要求数に応じたクロ
ックを自動的に選択することができる。
【００２２】図３は、図１のＣＰＵクロック制御回路に
おける、割込み要求数に対するＣＰＵクロックの周波数
選択の一例を表で示す説明図である。図３に示すよう
に、割込み要求数が１以下の場合は、ＣＰＵクロックｆ
ｘ／８が選択され、同様に、割込み要求数２でＣＰＵク
ロックｆｘ／４、割込み要求数３でＣＰＵクロックｆｘ
／２、割込み要求数４以上でＣＰＵクロックｆｘが、そ
れぞれ選択される。
おける、割込み要求数に対するＣＰＵクロックの周波数
選択の一例を表で示す説明図である。図３に示すよう
に、割込み要求数が１以下の場合は、ＣＰＵクロックｆ
ｘ／８が選択され、同様に、割込み要求数２でＣＰＵク
ロックｆｘ／４、割込み要求数３でＣＰＵクロックｆｘ
／２、割込み要求数４以上でＣＰＵクロックｆｘが、そ
れぞれ選択される。
【００２３】即ち、割込み要求数が少ない場合は低速の
クロックを選択し、割込み要求数が多い場合は高速のク
ロックを選択することになり、割込み要求数が多いとき
は、命令処理を短くするために高速な周波数が設定さ
れ、割込み要求数が少ないときは、低速な周波数が設定
される。
クロックを選択し、割込み要求数が多い場合は高速のク
ロックを選択することになり、割込み要求数が多いとき
は、命令処理を短くするために高速な周波数が設定さ
れ、割込み要求数が少ないときは、低速な周波数が設定
される。
【００２４】図４は、図１のＣＰＵクロック制御回路に
おける割込み要求の一例を示すタイミング図である。図
４に示すように、時間Ｔ１において割込み（ＩＮＴ）１
が発生し、時間Ｔ２において割込み２が発生した場合、
時間Ｔ１〜Ｔ２間は割込み要求数が１なので、ＣＰＵク
ロックはｆｘ／８に切り換わり、時間Ｔ２〜Ｔ３間は割
込み要求数が２なので、ＣＰＵクロックはｆｘ／４に切
り換わる。時間Ｔ３〜Ｔ４間は割込み１の処理が終了し
て割込み要求数が１なので、ＣＰＵクロックはｆｘ／８
に切り換わる。
おける割込み要求の一例を示すタイミング図である。図
４に示すように、時間Ｔ１において割込み（ＩＮＴ）１
が発生し、時間Ｔ２において割込み２が発生した場合、
時間Ｔ１〜Ｔ２間は割込み要求数が１なので、ＣＰＵク
ロックはｆｘ／８に切り換わり、時間Ｔ２〜Ｔ３間は割
込み要求数が２なので、ＣＰＵクロックはｆｘ／４に切
り換わる。時間Ｔ３〜Ｔ４間は割込み１の処理が終了し
て割込み要求数が１なので、ＣＰＵクロックはｆｘ／８
に切り換わる。
【００２５】また、時間Ｔ５において割込み３，４，
５，６の多重割込みが発生した場合、時間Ｔ５〜Ｔ６間
は、割込み要求数が４でＣＰＵクロックはｆｘ、時間Ｔ
６〜Ｔ７間は、割込み要求数が３でＣＰＵクロックはｆ
ｘ／２、時間Ｔ７〜Ｔ８間は、割込み要求数が２でＣＰ
Ｕクロックはｆｘ／４、時間Ｔ８〜Ｔ９間は、割込み要
求数が１でＣＰＵクロックはｆｘ／８に、それぞれ切り
換わる。時間Ｔ１０において割込み７が発生した場合、
時間Ｔ１０〜Ｔ１１間は、割込み要求数が１なのでＣＰ
Ｕクロックはｆｘ／８に切り換わる。
５，６の多重割込みが発生した場合、時間Ｔ５〜Ｔ６間
は、割込み要求数が４でＣＰＵクロックはｆｘ、時間Ｔ
６〜Ｔ７間は、割込み要求数が３でＣＰＵクロックはｆ
ｘ／２、時間Ｔ７〜Ｔ８間は、割込み要求数が２でＣＰ
Ｕクロックはｆｘ／４、時間Ｔ８〜Ｔ９間は、割込み要
求数が１でＣＰＵクロックはｆｘ／８に、それぞれ切り
換わる。時間Ｔ１０において割込み７が発生した場合、
時間Ｔ１０〜Ｔ１１間は、割込み要求数が１なのでＣＰ
Ｕクロックはｆｘ／８に切り換わる。
【００２６】つまり、割込み要求数が少ないときは低速
化したＣＰＵクロックに、多いときは高速化したＣＰＵ
クロックに、それぞれ自動的に切り換わる。また、割り
込み要求数に応じて切り換えるので、クロックの周波数
は段階的に切り換わる。 （第２の実施の形態）図５は、この発明の第２の実施の
形態に係る制御回路の回路説明図である。図５に示すよ
うに、制御回路２０は、制御回路１２の論理演算回路に
加えて、割込み要求数保持比較回路２１を有しており、
周波数の切り換えタイミングを工夫するため、制御回路
の制御方法が異なっている。その他の構成は、制御回路
１２と同様である。
化したＣＰＵクロックに、多いときは高速化したＣＰＵ
クロックに、それぞれ自動的に切り換わる。また、割り
込み要求数に応じて切り換えるので、クロックの周波数
は段階的に切り換わる。 （第２の実施の形態）図５は、この発明の第２の実施の
形態に係る制御回路の回路説明図である。図５に示すよ
うに、制御回路２０は、制御回路１２の論理演算回路に
加えて、割込み要求数保持比較回路２１を有しており、
周波数の切り換えタイミングを工夫するため、制御回路
の制御方法が異なっている。その他の構成は、制御回路
１２と同様である。
【００２７】この割込み要求数保持比較回路２１を追加
することにより、割込み要求数が増える場合は、図３に
示すように周波数を高速化させる。一方、割込み要求数
が割込み処理終了により減る場合は、周波数は低速に切
り換わらず高速のままである。これは、割込み要求が重
なったときの処理を、高速で処理してしまうためのもの
である。
することにより、割込み要求数が増える場合は、図３に
示すように周波数を高速化させる。一方、割込み要求数
が割込み処理終了により減る場合は、周波数は低速に切
り換わらず高速のままである。これは、割込み要求が重
なったときの処理を、高速で処理してしまうためのもの
である。
【００２８】図６は、図５の制御回路を有する場合の割
込み要求の一例を示すタイミング図である。図６に示す
ように、時間Ｔ１において割込み１が発生し、時間Ｔ２
において割込み２が発生した場合、時間Ｔ１〜Ｔ２間
は、割込み要求数が１なのでＣＰＵクロックはｆｘ／８
に切り換わる。時間Ｔ２は、割込み要求数が２なのでＣ
ＰＵクロックはｆｘ／４に切り換わる。時間Ｔ２〜Ｔ３
間は、割込み１、２の処理が終了して割込み要求数が０
になるまで、ＣＰＵクロックはｆｘ／４のままである。
込み要求の一例を示すタイミング図である。図６に示す
ように、時間Ｔ１において割込み１が発生し、時間Ｔ２
において割込み２が発生した場合、時間Ｔ１〜Ｔ２間
は、割込み要求数が１なのでＣＰＵクロックはｆｘ／８
に切り換わる。時間Ｔ２は、割込み要求数が２なのでＣ
ＰＵクロックはｆｘ／４に切り換わる。時間Ｔ２〜Ｔ３
間は、割込み１、２の処理が終了して割込み要求数が０
になるまで、ＣＰＵクロックはｆｘ／４のままである。
【００２９】また、時間Ｔ４において割込み３，４，
５，６の多重割込みが発生した場合、ＣＰＵクロック
は、割込み要求数が４でｆｘに切り換わり、割込み要求
数が０になる時間Ｔ５までｆｘのままである。時間Ｔ６
において割込み７が発生した場合、時間Ｔ６〜Ｔ７間
は、割込み要求数が１なのでＣＰＵクロックはｆｘ／８
に切り換わる。
５，６の多重割込みが発生した場合、ＣＰＵクロック
は、割込み要求数が４でｆｘに切り換わり、割込み要求
数が０になる時間Ｔ５までｆｘのままである。時間Ｔ６
において割込み７が発生した場合、時間Ｔ６〜Ｔ７間
は、割込み要求数が１なのでＣＰＵクロックはｆｘ／８
に切り換わる。
【００３０】つまり、割込み要求数が複数発生している
ときは、要求数に応じた高速の周波数のＣＰＵクロック
で処理をしてしまうことで、次の割込み要求と重ならな
いようにする。 （第３の実施の形態）図７は、この発明の第３の実施の
形態に係るＣＰＵクロックの制御回路の構成を示すブロ
ック図である。図７に示すように、ＣＰＵクロック制御
回路２５は、選択レジスタ２６が追加された他は、ＣＰ
Ｕクロック制御回路１０と同様の構成を有する。
ときは、要求数に応じた高速の周波数のＣＰＵクロック
で処理をしてしまうことで、次の割込み要求と重ならな
いようにする。 （第３の実施の形態）図７は、この発明の第３の実施の
形態に係るＣＰＵクロックの制御回路の構成を示すブロ
ック図である。図７に示すように、ＣＰＵクロック制御
回路２５は、選択レジスタ２６が追加された他は、ＣＰ
Ｕクロック制御回路１０と同様の構成を有する。
【００３１】上記各実施の形態においては、複数の割込
み要求が発生している場合、割込み処理が終了して割込
み要求数が減る場合の周波数を低速化するか、或いは保
留して高速化のまま処理をするかを述べた。この実施の
形態では、選択レジスタ２６を設けて、これを切り換え
できるようにする。
み要求が発生している場合、割込み処理が終了して割込
み要求数が減る場合の周波数を低速化するか、或いは保
留して高速化のまま処理をするかを述べた。この実施の
形態では、選択レジスタ２６を設けて、これを切り換え
できるようにする。
【００３２】選択レジスタ２６は、システムバス信号線
２７を介してＣＰＵ１７に接続されており、ＣＰＵ１７
からの命令により、選択レジスタ２６に任意の値が書き
込まれる。そして、書き込まれた値が、レジスタ選択信
号ｅとして制御回路１２へ出力される。
２７を介してＣＰＵ１７に接続されており、ＣＰＵ１７
からの命令により、選択レジスタ２６に任意の値が書き
込まれる。そして、書き込まれた値が、レジスタ選択信
号ｅとして制御回路１２へ出力される。
【００３３】制御回路１２は、レジスタ選択信号ｅによ
り割込み処理が終了することで、割込み要求数が減る場
合の周波数を低速化するか或いは保留するか、クロック
セレクタ１５に対し指示する。つまり、プログラマー
は、用途に応じてレジスタを切り換えることができる。
り割込み処理が終了することで、割込み要求数が減る場
合の周波数を低速化するか或いは保留するか、クロック
セレクタ１５に対し指示する。つまり、プログラマー
は、用途に応じてレジスタを切り換えることができる。
【００３４】このように、この発明によれば、シングル
チップマイクロコンピュータにおけるＣＰＵクロックの
周波数切り換え制御を、割込み要求数をモニターして自
動的に行うＣＰＵクロック制御回路２５を設けたことに
より、割込み要求数が多いときは、命令処理を短くする
ために高速な周波数を設定し、割込み要求数が少ないと
きは低速な周波数を設定することができる。
チップマイクロコンピュータにおけるＣＰＵクロックの
周波数切り換え制御を、割込み要求数をモニターして自
動的に行うＣＰＵクロック制御回路２５を設けたことに
より、割込み要求数が多いときは、命令処理を短くする
ために高速な周波数を設定し、割込み要求数が少ないと
きは低速な周波数を設定することができる。
【００３５】これにより、ＥＭＩノイズを低減すること
ができる。それは、ＣＰＵクロックの周波数を、急激に
ではなく段階的に切り換えることができるためである。
また、実際の使用においては、複数の割込みが同時に要
求される場合は少なく、割込みが重ならない場合が多い
ので、この発明においては、割込み要求数が少なくＣＰ
Ｕの負荷が軽い場合、ＣＰＵクロックを低速な周波数で
発生させることにより、複数の割込みが発生する場合を
予測し、プログラムで過剰で高速な周波数設定の発生を
避けることができる。
ができる。それは、ＣＰＵクロックの周波数を、急激に
ではなく段階的に切り換えることができるためである。
また、実際の使用においては、複数の割込みが同時に要
求される場合は少なく、割込みが重ならない場合が多い
ので、この発明においては、割込み要求数が少なくＣＰ
Ｕの負荷が軽い場合、ＣＰＵクロックを低速な周波数で
発生させることにより、複数の割込みが発生する場合を
予測し、プログラムで過剰で高速な周波数設定の発生を
避けることができる。
【００３６】また、セット内において、電源ラインから
入力する他の部品の与えるノイズを低減することができ
る。それは、ＣＰＵクロックの周波数を段階的に切り換
えることができるため、消費電力が緩やかに変化するの
で、電源ラインに与える影響が少ないためである。
入力する他の部品の与えるノイズを低減することができ
る。それは、ＣＰＵクロックの周波数を段階的に切り換
えることができるため、消費電力が緩やかに変化するの
で、電源ラインに与える影響が少ないためである。
【００３７】つまり、この発明においては、周辺回路か
らの割込み本数をモニターすることにより、その割込み
本数に合わせ徐々に周波数を上げたり下げたりして、周
波数の切り換えを緩やかにしノイズがでないようにして
いる。従って、この発明は、消費電流の削減ではなく、
ＥＭＩノイズの削減を目指したものであり、ノイズによ
る影響が大きくその対策が非常に重要な課題となるマイ
クロコンピュータ等にとって、とても有効なものであ
る。
らの割込み本数をモニターすることにより、その割込み
本数に合わせ徐々に周波数を上げたり下げたりして、周
波数の切り換えを緩やかにしノイズがでないようにして
いる。従って、この発明は、消費電流の削減ではなく、
ＥＭＩノイズの削減を目指したものであり、ノイズによ
る影響が大きくその対策が非常に重要な課題となるマイ
クロコンピュータ等にとって、とても有効なものであ
る。
【００３８】
【発明の効果】以上説明したように、この発明によれ
ば、周辺回路からの割込み要求があると、その割込み要
求数を計算し、割込み要求数の増加に応じたＣＰＵクロ
ックの周波数を上げる切り換えが自動的に行われ、割込
み要求数が減少して０になるまで切り換えで上がった周
波数を維持するので、ＥＭＩを低減することができると
共に、セット内において、電源ラインから入力する他の
部品の与えるノイズを低減することができる。
ば、周辺回路からの割込み要求があると、その割込み要
求数を計算し、割込み要求数の増加に応じたＣＰＵクロ
ックの周波数を上げる切り換えが自動的に行われ、割込
み要求数が減少して０になるまで切り換えで上がった周
波数を維持するので、ＥＭＩを低減することができると
共に、セット内において、電源ラインから入力する他の
部品の与えるノイズを低減することができる。
【００３９】また、この発明に係るＣＰＵクロックの制
御回路により、上記ＣＰＵクロックの制御方法を実現す
ることができる。
御回路により、上記ＣＰＵクロックの制御方法を実現す
ることができる。
【図１】この発明の第１の実施の形態に係るＣＰＵクロ
ックの制御回路の構成を示すブロック図である。
ックの制御回路の構成を示すブロック図である。
【図２】図１の割込み要求数モニター回路、制御回路及
びクロックセレクタの回路説明図である。
びクロックセレクタの回路説明図である。
【図３】図１のＣＰＵクロック制御回路における、割込
み要求数に対するＣＰＵクロックの周波数選択の一例を
表で示す説明図である。
み要求数に対するＣＰＵクロックの周波数選択の一例を
表で示す説明図である。
【図４】図１のＣＰＵクロック制御回路における割込み
要求の一例を示すタイミング図である。
要求の一例を示すタイミング図である。
【図５】この発明の第２の実施の形態に係る制御回路の
回路説明図である。
回路説明図である。
【図６】図５の制御回路を有する場合の割込み要求の一
例を示すタイミング図である。
例を示すタイミング図である。
【図７】この発明の第３の実施の形態に係るＣＰＵクロ
ックの制御回路の構成を示すブロック図である。
ックの制御回路の構成を示すブロック図である。
【図８】従来の動作速度可変形コンピュータシステムの
可変周波数発生回路を示すブロック図である。
可変周波数発生回路を示すブロック図である。
【図９】従来の全ての割込みを処理することを考慮した
場合のタイミング図である。
場合のタイミング図である。
【図１０】図８の可変周波数発生回路の実使用状態にお
ける割込み要求の一例を示すタイミング図である。
ける割込み要求の一例を示すタイミング図である。
１０，２５ ＣＰＵクロック制御回路 １１ 割込み要求数モニター回路 １２ 制御回路 １３ シングルチップマイクロコンピュータ １４ 割込み回路 １５ クロックセレクタ １６ クロック発振器回路 １７ ＣＰＵ １８ 加算器 １９ セレクタ ２０ 制御回路 ２１ 割込み要求数保持比較回路 ２６ 選択レジスタ ２７ システムバス信号線 Ａ１〜Ａ１６ 周辺回路 ａ 割込み要求受け付け信号 ｂ 割込み要求数信号 ｃ 周波数切換え信号 ｄ ＣＰＵクロック信号 ｅ レジスタ選択信号 ｆｘ 発振器出力
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/46 G06F 1/04 G06F 15/78
Claims (5)
- 【請求項１】周辺回路からの割込み要求数を計算し、前
記割込み要求数の増加に応じて自動的にＣＰＵクロック
の周波数を上げる切り換えを行い、前記割込み要求数が
減少して０になるまで前記切り換えで上がった周波数を
維持することを特徴とするＣＰＵクロックの制御方法。 - 【請求項２】周辺回路からの割込み要求数を計算し、前
記割込み要求数の増加に応じて自動的にＣＰＵクロック
の周波数を上げる切り換えを行い、前記割込み要求数が
減少して０になるまで前記切り換えで上がった周波数を
維持する第１のＣＰＵクロックの制御方法と、 前記周辺回路からの前記割込み要求数を計算し、前記割
込み要求数の増加に応じて自動的に前記ＣＰＵクロック
の周波数を上げる切り換えを行い、前記割込み要求数の
減少に応じて自動的に前記ＣＰＵクロックの周波数を下
げる切り換えを行う第２のＣＰＵクロックの制御方法と
の間で、 前記第１のＣＰＵクロックの制御方法と前記第２のＣＰ
Ｕクロックの制御方法との切り換えができることを特徴
とする ＣＰＵクロックの制御方法。 - 【請求項３】周辺回路からの割込み要求数を計算する割
込み要求数モニター手段と、 前記割込み要求数の増加に応じて自動的にＣＰＵクロッ
クの周波数を上げる切り換えを行い、前記割込み要求数
が減少して０になるまで前記切り換えで上がった周波数
を維持する制御手段とを有することを特徴とするＣＰＵ
クロックの制御回路。 - 【請求項４】周辺回路からの割込み要求数を計算し、前
記割込み要求数の増加に応じて自動的にＣＰＵクロック
の周波数を上げる切り換えを行い、前記割込み要求数が
減少して０になるまで前記切り換えで上がった周波数を
維持する第１のＣＰＵクロックの制御と、 前記周辺回路からの前記割込み要求数を計算し、前記割
込み要求数の増加に応 じて自動的に前記ＣＰＵクロック
の周波数を上げる切り換えを行い、前記割込み要求数の
減少に応じて自動的に前記ＣＰＵクロックの周波数を下
げる切り換えを行う第２のＣＰＵクロックの制御との間
で、 前記第１のＣＰＵクロックの制御と前記第２のＣＰＵク
ロックの制御との切り換えを行う選択レジスタを有する
ことを特徴とする請求項３に記載のＣＰＵクロックの制
御回路。 - 【請求項５】前記割込み要求数モニター手段は、割込み
本数に応じた割込み要求信号の入力により割込み要求数
を計算し所定の割込み要求数信号を出力する加算器を有
し、 前記制御手段は、前記割込み要求数信号の入力により切
換え信号を出力する論理演算手段を有することを特徴と
する請求項３または４に記載のＣＰＵクロックの制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11038885A JP3049041B1 (ja) | 1999-02-17 | 1999-02-17 | Ｃｐｕクロックの制御方法および回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11038885A JP3049041B1 (ja) | 1999-02-17 | 1999-02-17 | Ｃｐｕクロックの制御方法および回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3049041B1 true JP3049041B1 (ja) | 2000-06-05 |
| JP2000235498A JP2000235498A (ja) | 2000-08-29 |
Family
ID=12537676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11038885A Expired - Lifetime JP3049041B1 (ja) | 1999-02-17 | 1999-02-17 | Ｃｐｕクロックの制御方法および回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049041B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3566663B2 (ja) * | 2001-03-23 | 2004-09-15 | 株式会社東芝 | 情報処理装置、クロック制御方法 |
-
1999
- 1999-02-17 JP JP11038885A patent/JP3049041B1/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000235498A (ja) | 2000-08-29 |
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