JP3049041B1 - Cpuクロックの制御方法および回路 - Google Patents
Cpuクロックの制御方法および回路Info
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- JP3049041B1 JP3049041B1 JP11038885A JP3888599A JP3049041B1 JP 3049041 B1 JP3049041 B1 JP 3049041B1 JP 11038885 A JP11038885 A JP 11038885A JP 3888599 A JP3888599 A JP 3888599A JP 3049041 B1 JP3049041 B1 JP 3049041B1
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- clock
- frequency
- cpu
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Abstract
【要約】
【課題】 EMIを低減することができるCPUクロッ
クの制御方法および回路を提供する。 【解決手段】 周辺回路A1〜A16からの割込み要求
数をモニターする割込み要求数モニター回路11と、割
込み要求数に応じて自動的に段階的なCPUクロックの
周波数切り換えを行う制御回路12とを有する。
クの制御方法および回路を提供する。 【解決手段】 周辺回路A1〜A16からの割込み要求
数をモニターする割込み要求数モニター回路11と、割
込み要求数に応じて自動的に段階的なCPUクロックの
周波数切り換えを行う制御回路12とを有する。
Description
【0001】
【発明の属する技術分野】この発明は、CPUクロック
の制御方法および回路に関し、特に、シングルチップマ
イクロコンピュータにおけるCPUクロックの周波数を
切り換える制御を自動的に行うCPUクロックの制御方
法および回路に関する。
の制御方法および回路に関し、特に、シングルチップマ
イクロコンピュータにおけるCPUクロックの周波数を
切り換える制御を自動的に行うCPUクロックの制御方
法および回路に関する。
【0002】
【従来の技術】従来、命令により周波数の適正値を設定
することで、無駄な消費電力を削減することを目的とす
る、シングルチップマイクロコンピュータにおけるCP
Uクロックの周波数制御方法が知られている。
することで、無駄な消費電力を削減することを目的とす
る、シングルチップマイクロコンピュータにおけるCP
Uクロックの周波数制御方法が知られている。
【0003】このような周波数制御方法を用いた、例え
ば、特開平2−5133号公報に開示された動作速度可
変形コンピュータシステムは、制御回路による特定命令
の実行で、プログラマブルに任意周波数を可変周波数発
生回路から発生させるものである。
ば、特開平2−5133号公報に開示された動作速度可
変形コンピュータシステムは、制御回路による特定命令
の実行で、プログラマブルに任意周波数を可変周波数発
生回路から発生させるものである。
【0004】図8は、従来の動作速度可変形コンピュー
タシステムの可変周波数発生回路を示すブロック図であ
る。図8に示すように、この動作速度可変形コンピュー
タシステムは、可変周波数発生回路1、制御回路2、記
憶回路付きCPU(central processi
ng unit)3、割込み制御回路4、タイマ/クロ
ック制御回路5、及び入出力制御回路群6を有し、制御
回路2、記憶回路付きCPU3、割込み制御回路4、及
びタイマ/クロック制御回路5と入出力制御回路群6
は、システムバス信号線7により接続されている。
タシステムの可変周波数発生回路を示すブロック図であ
る。図8に示すように、この動作速度可変形コンピュー
タシステムは、可変周波数発生回路1、制御回路2、記
憶回路付きCPU(central processi
ng unit)3、割込み制御回路4、タイマ/クロ
ック制御回路5、及び入出力制御回路群6を有し、制御
回路2、記憶回路付きCPU3、割込み制御回路4、及
びタイマ/クロック制御回路5と入出力制御回路群6
は、システムバス信号線7により接続されている。
【0005】この可変周波数発生回路1は、固定クロッ
クが必要な制御部分であるタイマ/クロック制御回路5
及び入出力制御回路群6へ、基本クロックの周波数を固
定して出力している。また、可変周波数発生回路1は、
記憶回路付きCPU3からの特定命令の実行を検知して
制御する制御回路2からの指示により、CPUクロック
を任意周波数に切り換えるものである。
クが必要な制御部分であるタイマ/クロック制御回路5
及び入出力制御回路群6へ、基本クロックの周波数を固
定して出力している。また、可変周波数発生回路1は、
記憶回路付きCPU3からの特定命令の実行を検知して
制御する制御回路2からの指示により、CPUクロック
を任意周波数に切り換えるものである。
【0006】ところで、シングルチップマイクロコンピ
ュータにおいては、一定時間毎の処理や外的要因による
受動的な動作が多く、近年、システムの複雑化から周辺
機能の数も増え割込み処理数が増えて来ている。このた
め、プログラマーは、一定時間内に全ての割込みを処理
する最悪の状態を考慮して、プログラムを組む。
ュータにおいては、一定時間毎の処理や外的要因による
受動的な動作が多く、近年、システムの複雑化から周辺
機能の数も増え割込み処理数が増えて来ている。このた
め、プログラマーは、一定時間内に全ての割込みを処理
する最悪の状態を考慮して、プログラムを組む。
【0007】図9は、従来の全ての割込みを処理するこ
とを考慮した場合のタイミング図である。図9に示すよ
うに、このプログラムは、一定時間内に全ての割込みを
処理するため、全ての割込み処理が実行できるように、
クロックは規格範囲内のほぼ最大周波数を設定する。故
に、割込み処理中はCPUクロックの周波数を低速化で
きず、常に高速化されている。
とを考慮した場合のタイミング図である。図9に示すよ
うに、このプログラムは、一定時間内に全ての割込みを
処理するため、全ての割込み処理が実行できるように、
クロックは規格範囲内のほぼ最大周波数を設定する。故
に、割込み処理中はCPUクロックの周波数を低速化で
きず、常に高速化されている。
【0008】
【発明が解決しようとする課題】しかしながら、実使用
状態においては、全ての割込みが同時に要求される場合
は少なく、最大負荷がかかる処理時間は短い。
状態においては、全ての割込みが同時に要求される場合
は少なく、最大負荷がかかる処理時間は短い。
【0009】図10は、図8の可変周波数発生回路の実
使用状態における割込み要求の一例を示すタイミング図
である。図10に示すように、実使用状態において、全
ての割込みが同時に要求される場合は少なく、最大負荷
がかかる処理時間は短い。このため、割込み命令に対し
て、CPUクロックのスピードが最適でない高速の周波
数が設定されることになる。
使用状態における割込み要求の一例を示すタイミング図
である。図10に示すように、実使用状態において、全
ての割込みが同時に要求される場合は少なく、最大負荷
がかかる処理時間は短い。このため、割込み命令に対し
て、CPUクロックのスピードが最適でない高速の周波
数が設定されることになる。
【0010】つまり、この設定は、特定命令によりプロ
グラム上で固定化されていることから、割込み要求が少
なく低速な周波数で充分な場合であっても、高速な周波
数が設定されることになり、これは、電磁妨害(ele
ctromagneticinterference:
EMI)を発生させる原因になる。
グラム上で固定化されていることから、割込み要求が少
なく低速な周波数で充分な場合であっても、高速な周波
数が設定されることになり、これは、電磁妨害(ele
ctromagneticinterference:
EMI)を発生させる原因になる。
【0011】この発明の目的は、EMIを低減すること
ができるCPUクロックの制御方法および回路を提供す
ることである。
ができるCPUクロックの制御方法および回路を提供す
ることである。
【0012】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係るCPUクロックの制御方法は、周辺
回路からの割込み要求数を計算し、前記割込み要求数の
増加に応じて自動的にCPUクロックの周波数を上げる
切り換えを行い、前記割込み要求数が減少して0になる
まで前記切り換えで上がった周波数を維持することを特
徴としている。
め、この発明に係るCPUクロックの制御方法は、周辺
回路からの割込み要求数を計算し、前記割込み要求数の
増加に応じて自動的にCPUクロックの周波数を上げる
切り換えを行い、前記割込み要求数が減少して0になる
まで前記切り換えで上がった周波数を維持することを特
徴としている。
【0013】上記構成を有することにより、周辺回路か
らの割込み要求があると、その割込み要求数を計算し、
割込み要求数の増加に応じたCPUクロックの周波数を
上げる切り換えが自動的に行われ、割込み要求数が減少
して0になるまで切り換えで上がった周波数を維持す
る。これにより、EMIを低減することができる。
らの割込み要求があると、その割込み要求数を計算し、
割込み要求数の増加に応じたCPUクロックの周波数を
上げる切り換えが自動的に行われ、割込み要求数が減少
して0になるまで切り換えで上がった周波数を維持す
る。これにより、EMIを低減することができる。
【0014】また、この発明に係るCPUクロックの制
御回路により、上記CPUクロックの制御方法を実現す
ることができる。
御回路により、上記CPUクロックの制御方法を実現す
ることができる。
【0015】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 (第1の実施の形態)図1は、この発明の第1の実施の
形態に係るCPUクロックの制御回路の構成を示すブロ
ック図である。図1に示すように、CPUクロック制御
回路10は、割込み要求数モニター回路11及び制御回
路12を有している。このCPUクロック制御回路10
は、例えば、割込み回路14、クロックセレクタ15、
クロック発振器回路16、及びCPU17と共に、シン
グルチップマイクロコンピュータ13として、一体的に
組み込まれている。
いて図面を参照して説明する。 (第1の実施の形態)図1は、この発明の第1の実施の
形態に係るCPUクロックの制御回路の構成を示すブロ
ック図である。図1に示すように、CPUクロック制御
回路10は、割込み要求数モニター回路11及び制御回
路12を有している。このCPUクロック制御回路10
は、例えば、割込み回路14、クロックセレクタ15、
クロック発振器回路16、及びCPU17と共に、シン
グルチップマイクロコンピュータ13として、一体的に
組み込まれている。
【0016】割込み回路14は、複数の周辺回路Aから
の割込み要求信号を入力させて、割込み要求を受け付
け、割込み受け付け許可の場合、各割込み要因毎に、割
込み要求受け付け信号aを割込み要求数モニター回路1
1に出力する。この実施の形態においては、一例とし
て、16個の周辺回路A1〜A16(図1参照)が設け
られている。
の割込み要求信号を入力させて、割込み要求を受け付
け、割込み受け付け許可の場合、各割込み要因毎に、割
込み要求受け付け信号aを割込み要求数モニター回路1
1に出力する。この実施の形態においては、一例とし
て、16個の周辺回路A1〜A16(図1参照)が設け
られている。
【0017】割込み要求数モニター回路11は、割込み
回路14から出力される割込み要求信号aをモニターし
て、現時点での割込み要求数を計算し、制御回路12へ
割込み要求数信号bを出力する。制御回路12は、割込
み要求数信号bの入力により、割込み要求数モニター回
路11からの割込み要求数に応じた周波数切換え信号c
を生成し、クロックセレクタ15へ出力する。
回路14から出力される割込み要求信号aをモニターし
て、現時点での割込み要求数を計算し、制御回路12へ
割込み要求数信号bを出力する。制御回路12は、割込
み要求数信号bの入力により、割込み要求数モニター回
路11からの割込み要求数に応じた周波数切換え信号c
を生成し、クロックセレクタ15へ出力する。
【0018】クロックセレクタ15は、周波数切換え信
号cによりクロック発振器回路16からの信号を切り換
え選択し、割込み要求数に応じたCPUクロック信号d
を生成する。クロック発振器回路16は、内部の発振器
出力fxから任意の周波数を発生させる。
号cによりクロック発振器回路16からの信号を切り換
え選択し、割込み要求数に応じたCPUクロック信号d
を生成する。クロック発振器回路16は、内部の発振器
出力fxから任意の周波数を発生させる。
【0019】図2は、図1の割込み要求数モニター回
路、制御回路及びクロックセレクタの回路説明図であ
る。図2に示すように、割込み要求数モニター回路11
は、割込み本数に応じた16個の割込み要求信号aを入
力とし、現時点での割込み要求数を計算する加算演算を
行って4本の割込み要求数信号bを出力する加算器18
を有している。
路、制御回路及びクロックセレクタの回路説明図であ
る。図2に示すように、割込み要求数モニター回路11
は、割込み本数に応じた16個の割込み要求信号aを入
力とし、現時点での割込み要求数を計算する加算演算を
行って4本の割込み要求数信号bを出力する加算器18
を有している。
【0020】制御回路12は、割込み要求数信号bの4
本を入力とし、2本の切換え信号cを出力する論理演算
回路を有している。クロックセレクタ15は、切換え信
号cの入力により、発振器出力fxをそれぞれ1倍、1
/2倍、1/4倍、1/8倍したfx、fx/2、fx
/4、fx/8の何れかの信号を選択し、CPUクロッ
ク信号dとして出力するセレクタ19を有している。
本を入力とし、2本の切換え信号cを出力する論理演算
回路を有している。クロックセレクタ15は、切換え信
号cの入力により、発振器出力fxをそれぞれ1倍、1
/2倍、1/4倍、1/8倍したfx、fx/2、fx
/4、fx/8の何れかの信号を選択し、CPUクロッ
ク信号dとして出力するセレクタ19を有している。
【0021】これら割込み要求数モニター回路11、制
御回路12及びクロックセレクタ15により、入力した
割込み要求信号aに基づき、割込み要求数に応じたクロ
ックを自動的に選択することができる。
御回路12及びクロックセレクタ15により、入力した
割込み要求信号aに基づき、割込み要求数に応じたクロ
ックを自動的に選択することができる。
【0022】図3は、図1のCPUクロック制御回路に
おける、割込み要求数に対するCPUクロックの周波数
選択の一例を表で示す説明図である。図3に示すよう
に、割込み要求数が1以下の場合は、CPUクロックf
x/8が選択され、同様に、割込み要求数2でCPUク
ロックfx/4、割込み要求数3でCPUクロックfx
/2、割込み要求数4以上でCPUクロックfxが、そ
れぞれ選択される。
おける、割込み要求数に対するCPUクロックの周波数
選択の一例を表で示す説明図である。図3に示すよう
に、割込み要求数が1以下の場合は、CPUクロックf
x/8が選択され、同様に、割込み要求数2でCPUク
ロックfx/4、割込み要求数3でCPUクロックfx
/2、割込み要求数4以上でCPUクロックfxが、そ
れぞれ選択される。
【0023】即ち、割込み要求数が少ない場合は低速の
クロックを選択し、割込み要求数が多い場合は高速のク
ロックを選択することになり、割込み要求数が多いとき
は、命令処理を短くするために高速な周波数が設定さ
れ、割込み要求数が少ないときは、低速な周波数が設定
される。
クロックを選択し、割込み要求数が多い場合は高速のク
ロックを選択することになり、割込み要求数が多いとき
は、命令処理を短くするために高速な周波数が設定さ
れ、割込み要求数が少ないときは、低速な周波数が設定
される。
【0024】図4は、図1のCPUクロック制御回路に
おける割込み要求の一例を示すタイミング図である。図
4に示すように、時間T1において割込み(INT)1
が発生し、時間T2において割込み2が発生した場合、
時間T1〜T2間は割込み要求数が1なので、CPUク
ロックはfx/8に切り換わり、時間T2〜T3間は割
込み要求数が2なので、CPUクロックはfx/4に切
り換わる。時間T3〜T4間は割込み1の処理が終了し
て割込み要求数が1なので、CPUクロックはfx/8
に切り換わる。
おける割込み要求の一例を示すタイミング図である。図
4に示すように、時間T1において割込み(INT)1
が発生し、時間T2において割込み2が発生した場合、
時間T1〜T2間は割込み要求数が1なので、CPUク
ロックはfx/8に切り換わり、時間T2〜T3間は割
込み要求数が2なので、CPUクロックはfx/4に切
り換わる。時間T3〜T4間は割込み1の処理が終了し
て割込み要求数が1なので、CPUクロックはfx/8
に切り換わる。
【0025】また、時間T5において割込み3,4,
5,6の多重割込みが発生した場合、時間T5〜T6間
は、割込み要求数が4でCPUクロックはfx、時間T
6〜T7間は、割込み要求数が3でCPUクロックはf
x/2、時間T7〜T8間は、割込み要求数が2でCP
Uクロックはfx/4、時間T8〜T9間は、割込み要
求数が1でCPUクロックはfx/8に、それぞれ切り
換わる。時間T10において割込み7が発生した場合、
時間T10〜T11間は、割込み要求数が1なのでCP
Uクロックはfx/8に切り換わる。
5,6の多重割込みが発生した場合、時間T5〜T6間
は、割込み要求数が4でCPUクロックはfx、時間T
6〜T7間は、割込み要求数が3でCPUクロックはf
x/2、時間T7〜T8間は、割込み要求数が2でCP
Uクロックはfx/4、時間T8〜T9間は、割込み要
求数が1でCPUクロックはfx/8に、それぞれ切り
換わる。時間T10において割込み7が発生した場合、
時間T10〜T11間は、割込み要求数が1なのでCP
Uクロックはfx/8に切り換わる。
【0026】つまり、割込み要求数が少ないときは低速
化したCPUクロックに、多いときは高速化したCPU
クロックに、それぞれ自動的に切り換わる。また、割り
込み要求数に応じて切り換えるので、クロックの周波数
は段階的に切り換わる。 (第2の実施の形態)図5は、この発明の第2の実施の
形態に係る制御回路の回路説明図である。図5に示すよ
うに、制御回路20は、制御回路12の論理演算回路に
加えて、割込み要求数保持比較回路21を有しており、
周波数の切り換えタイミングを工夫するため、制御回路
の制御方法が異なっている。その他の構成は、制御回路
12と同様である。
化したCPUクロックに、多いときは高速化したCPU
クロックに、それぞれ自動的に切り換わる。また、割り
込み要求数に応じて切り換えるので、クロックの周波数
は段階的に切り換わる。 (第2の実施の形態)図5は、この発明の第2の実施の
形態に係る制御回路の回路説明図である。図5に示すよ
うに、制御回路20は、制御回路12の論理演算回路に
加えて、割込み要求数保持比較回路21を有しており、
周波数の切り換えタイミングを工夫するため、制御回路
の制御方法が異なっている。その他の構成は、制御回路
12と同様である。
【0027】この割込み要求数保持比較回路21を追加
することにより、割込み要求数が増える場合は、図3に
示すように周波数を高速化させる。一方、割込み要求数
が割込み処理終了により減る場合は、周波数は低速に切
り換わらず高速のままである。これは、割込み要求が重
なったときの処理を、高速で処理してしまうためのもの
である。
することにより、割込み要求数が増える場合は、図3に
示すように周波数を高速化させる。一方、割込み要求数
が割込み処理終了により減る場合は、周波数は低速に切
り換わらず高速のままである。これは、割込み要求が重
なったときの処理を、高速で処理してしまうためのもの
である。
【0028】図6は、図5の制御回路を有する場合の割
込み要求の一例を示すタイミング図である。図6に示す
ように、時間T1において割込み1が発生し、時間T2
において割込み2が発生した場合、時間T1〜T2間
は、割込み要求数が1なのでCPUクロックはfx/8
に切り換わる。時間T2は、割込み要求数が2なのでC
PUクロックはfx/4に切り換わる。時間T2〜T3
間は、割込み1、2の処理が終了して割込み要求数が0
になるまで、CPUクロックはfx/4のままである。
込み要求の一例を示すタイミング図である。図6に示す
ように、時間T1において割込み1が発生し、時間T2
において割込み2が発生した場合、時間T1〜T2間
は、割込み要求数が1なのでCPUクロックはfx/8
に切り換わる。時間T2は、割込み要求数が2なのでC
PUクロックはfx/4に切り換わる。時間T2〜T3
間は、割込み1、2の処理が終了して割込み要求数が0
になるまで、CPUクロックはfx/4のままである。
【0029】また、時間T4において割込み3,4,
5,6の多重割込みが発生した場合、CPUクロック
は、割込み要求数が4でfxに切り換わり、割込み要求
数が0になる時間T5までfxのままである。時間T6
において割込み7が発生した場合、時間T6〜T7間
は、割込み要求数が1なのでCPUクロックはfx/8
に切り換わる。
5,6の多重割込みが発生した場合、CPUクロック
は、割込み要求数が4でfxに切り換わり、割込み要求
数が0になる時間T5までfxのままである。時間T6
において割込み7が発生した場合、時間T6〜T7間
は、割込み要求数が1なのでCPUクロックはfx/8
に切り換わる。
【0030】つまり、割込み要求数が複数発生している
ときは、要求数に応じた高速の周波数のCPUクロック
で処理をしてしまうことで、次の割込み要求と重ならな
いようにする。 (第3の実施の形態)図7は、この発明の第3の実施の
形態に係るCPUクロックの制御回路の構成を示すブロ
ック図である。図7に示すように、CPUクロック制御
回路25は、選択レジスタ26が追加された他は、CP
Uクロック制御回路10と同様の構成を有する。
ときは、要求数に応じた高速の周波数のCPUクロック
で処理をしてしまうことで、次の割込み要求と重ならな
いようにする。 (第3の実施の形態)図7は、この発明の第3の実施の
形態に係るCPUクロックの制御回路の構成を示すブロ
ック図である。図7に示すように、CPUクロック制御
回路25は、選択レジスタ26が追加された他は、CP
Uクロック制御回路10と同様の構成を有する。
【0031】上記各実施の形態においては、複数の割込
み要求が発生している場合、割込み処理が終了して割込
み要求数が減る場合の周波数を低速化するか、或いは保
留して高速化のまま処理をするかを述べた。この実施の
形態では、選択レジスタ26を設けて、これを切り換え
できるようにする。
み要求が発生している場合、割込み処理が終了して割込
み要求数が減る場合の周波数を低速化するか、或いは保
留して高速化のまま処理をするかを述べた。この実施の
形態では、選択レジスタ26を設けて、これを切り換え
できるようにする。
【0032】選択レジスタ26は、システムバス信号線
27を介してCPU17に接続されており、CPU17
からの命令により、選択レジスタ26に任意の値が書き
込まれる。そして、書き込まれた値が、レジスタ選択信
号eとして制御回路12へ出力される。
27を介してCPU17に接続されており、CPU17
からの命令により、選択レジスタ26に任意の値が書き
込まれる。そして、書き込まれた値が、レジスタ選択信
号eとして制御回路12へ出力される。
【0033】制御回路12は、レジスタ選択信号eによ
り割込み処理が終了することで、割込み要求数が減る場
合の周波数を低速化するか或いは保留するか、クロック
セレクタ15に対し指示する。つまり、プログラマー
は、用途に応じてレジスタを切り換えることができる。
り割込み処理が終了することで、割込み要求数が減る場
合の周波数を低速化するか或いは保留するか、クロック
セレクタ15に対し指示する。つまり、プログラマー
は、用途に応じてレジスタを切り換えることができる。
【0034】このように、この発明によれば、シングル
チップマイクロコンピュータにおけるCPUクロックの
周波数切り換え制御を、割込み要求数をモニターして自
動的に行うCPUクロック制御回路25を設けたことに
より、割込み要求数が多いときは、命令処理を短くする
ために高速な周波数を設定し、割込み要求数が少ないと
きは低速な周波数を設定することができる。
チップマイクロコンピュータにおけるCPUクロックの
周波数切り換え制御を、割込み要求数をモニターして自
動的に行うCPUクロック制御回路25を設けたことに
より、割込み要求数が多いときは、命令処理を短くする
ために高速な周波数を設定し、割込み要求数が少ないと
きは低速な周波数を設定することができる。
【0035】これにより、EMIノイズを低減すること
ができる。それは、CPUクロックの周波数を、急激に
ではなく段階的に切り換えることができるためである。
また、実際の使用においては、複数の割込みが同時に要
求される場合は少なく、割込みが重ならない場合が多い
ので、この発明においては、割込み要求数が少なくCP
Uの負荷が軽い場合、CPUクロックを低速な周波数で
発生させることにより、複数の割込みが発生する場合を
予測し、プログラムで過剰で高速な周波数設定の発生を
避けることができる。
ができる。それは、CPUクロックの周波数を、急激に
ではなく段階的に切り換えることができるためである。
また、実際の使用においては、複数の割込みが同時に要
求される場合は少なく、割込みが重ならない場合が多い
ので、この発明においては、割込み要求数が少なくCP
Uの負荷が軽い場合、CPUクロックを低速な周波数で
発生させることにより、複数の割込みが発生する場合を
予測し、プログラムで過剰で高速な周波数設定の発生を
避けることができる。
【0036】また、セット内において、電源ラインから
入力する他の部品の与えるノイズを低減することができ
る。それは、CPUクロックの周波数を段階的に切り換
えることができるため、消費電力が緩やかに変化するの
で、電源ラインに与える影響が少ないためである。
入力する他の部品の与えるノイズを低減することができ
る。それは、CPUクロックの周波数を段階的に切り換
えることができるため、消費電力が緩やかに変化するの
で、電源ラインに与える影響が少ないためである。
【0037】つまり、この発明においては、周辺回路か
らの割込み本数をモニターすることにより、その割込み
本数に合わせ徐々に周波数を上げたり下げたりして、周
波数の切り換えを緩やかにしノイズがでないようにして
いる。従って、この発明は、消費電流の削減ではなく、
EMIノイズの削減を目指したものであり、ノイズによ
る影響が大きくその対策が非常に重要な課題となるマイ
クロコンピュータ等にとって、とても有効なものであ
る。
らの割込み本数をモニターすることにより、その割込み
本数に合わせ徐々に周波数を上げたり下げたりして、周
波数の切り換えを緩やかにしノイズがでないようにして
いる。従って、この発明は、消費電流の削減ではなく、
EMIノイズの削減を目指したものであり、ノイズによ
る影響が大きくその対策が非常に重要な課題となるマイ
クロコンピュータ等にとって、とても有効なものであ
る。
【0038】
【発明の効果】以上説明したように、この発明によれ
ば、周辺回路からの割込み要求があると、その割込み要
求数を計算し、割込み要求数の増加に応じたCPUクロ
ックの周波数を上げる切り換えが自動的に行われ、割込
み要求数が減少して0になるまで切り換えで上がった周
波数を維持するので、EMIを低減することができると
共に、セット内において、電源ラインから入力する他の
部品の与えるノイズを低減することができる。
ば、周辺回路からの割込み要求があると、その割込み要
求数を計算し、割込み要求数の増加に応じたCPUクロ
ックの周波数を上げる切り換えが自動的に行われ、割込
み要求数が減少して0になるまで切り換えで上がった周
波数を維持するので、EMIを低減することができると
共に、セット内において、電源ラインから入力する他の
部品の与えるノイズを低減することができる。
【0039】また、この発明に係るCPUクロックの制
御回路により、上記CPUクロックの制御方法を実現す
ることができる。
御回路により、上記CPUクロックの制御方法を実現す
ることができる。
【図1】この発明の第1の実施の形態に係るCPUクロ
ックの制御回路の構成を示すブロック図である。
ックの制御回路の構成を示すブロック図である。
【図2】図1の割込み要求数モニター回路、制御回路及
びクロックセレクタの回路説明図である。
びクロックセレクタの回路説明図である。
【図3】図1のCPUクロック制御回路における、割込
み要求数に対するCPUクロックの周波数選択の一例を
表で示す説明図である。
み要求数に対するCPUクロックの周波数選択の一例を
表で示す説明図である。
【図4】図1のCPUクロック制御回路における割込み
要求の一例を示すタイミング図である。
要求の一例を示すタイミング図である。
【図5】この発明の第2の実施の形態に係る制御回路の
回路説明図である。
回路説明図である。
【図6】図5の制御回路を有する場合の割込み要求の一
例を示すタイミング図である。
例を示すタイミング図である。
【図7】この発明の第3の実施の形態に係るCPUクロ
ックの制御回路の構成を示すブロック図である。
ックの制御回路の構成を示すブロック図である。
【図8】従来の動作速度可変形コンピュータシステムの
可変周波数発生回路を示すブロック図である。
可変周波数発生回路を示すブロック図である。
【図9】従来の全ての割込みを処理することを考慮した
場合のタイミング図である。
場合のタイミング図である。
【図10】図8の可変周波数発生回路の実使用状態にお
ける割込み要求の一例を示すタイミング図である。
ける割込み要求の一例を示すタイミング図である。
10,25 CPUクロック制御回路 11 割込み要求数モニター回路 12 制御回路 13 シングルチップマイクロコンピュータ 14 割込み回路 15 クロックセレクタ 16 クロック発振器回路 17 CPU 18 加算器 19 セレクタ 20 制御回路 21 割込み要求数保持比較回路 26 選択レジスタ 27 システムバス信号線 A1〜A16 周辺回路 a 割込み要求受け付け信号 b 割込み要求数信号 c 周波数切換え信号 d CPUクロック信号 e レジスタ選択信号 fx 発振器出力
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 9/46 G06F 1/04 G06F 15/78
Claims (5)
- 【請求項1】周辺回路からの割込み要求数を計算し、前
記割込み要求数の増加に応じて自動的にCPUクロック
の周波数を上げる切り換えを行い、前記割込み要求数が
減少して0になるまで前記切り換えで上がった周波数を
維持することを特徴とするCPUクロックの制御方法。 - 【請求項2】周辺回路からの割込み要求数を計算し、前
記割込み要求数の増加に応じて自動的にCPUクロック
の周波数を上げる切り換えを行い、前記割込み要求数が
減少して0になるまで前記切り換えで上がった周波数を
維持する第1のCPUクロックの制御方法と、 前記周辺回路からの前記割込み要求数を計算し、前記割
込み要求数の増加に応じて自動的に前記CPUクロック
の周波数を上げる切り換えを行い、前記割込み要求数の
減少に応じて自動的に前記CPUクロックの周波数を下
げる切り換えを行う第2のCPUクロックの制御方法と
の間で、 前記第1のCPUクロックの制御方法と前記第2のCP
Uクロックの制御方法との切り換えができることを特徴
とする CPUクロックの制御方法。 - 【請求項3】周辺回路からの割込み要求数を計算する割
込み要求数モニター手段と、 前記割込み要求数の増加に応じて自動的にCPUクロッ
クの周波数を上げる切り換えを行い、前記割込み要求数
が減少して0になるまで前記切り換えで上がった周波数
を維持する制御手段とを有することを特徴とするCPU
クロックの制御回路。 - 【請求項4】周辺回路からの割込み要求数を計算し、前
記割込み要求数の増加に応じて自動的にCPUクロック
の周波数を上げる切り換えを行い、前記割込み要求数が
減少して0になるまで前記切り換えで上がった周波数を
維持する第1のCPUクロックの制御と、 前記周辺回路からの前記割込み要求数を計算し、前記割
込み要求数の増加に応 じて自動的に前記CPUクロック
の周波数を上げる切り換えを行い、前記割込み要求数の
減少に応じて自動的に前記CPUクロックの周波数を下
げる切り換えを行う第2のCPUクロックの制御との間
で、 前記第1のCPUクロックの制御と前記第2のCPUク
ロックの制御との切り換えを行う選択レジスタを有する
ことを特徴とする請求項3に記載のCPUクロックの制
御回路。 - 【請求項5】前記割込み要求数モニター手段は、割込み
本数に応じた割込み要求信号の入力により割込み要求数
を計算し所定の割込み要求数信号を出力する加算器を有
し、 前記制御手段は、前記割込み要求数信号の入力により切
換え信号を出力する論理演算手段を有することを特徴と
する請求項3または4に記載のCPUクロックの制御回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11038885A JP3049041B1 (ja) | 1999-02-17 | 1999-02-17 | Cpuクロックの制御方法および回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11038885A JP3049041B1 (ja) | 1999-02-17 | 1999-02-17 | Cpuクロックの制御方法および回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP3049041B1 true JP3049041B1 (ja) | 2000-06-05 |
JP2000235498A JP2000235498A (ja) | 2000-08-29 |
Family
ID=12537676
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11038885A Expired - Lifetime JP3049041B1 (ja) | 1999-02-17 | 1999-02-17 | Cpuクロックの制御方法および回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3049041B1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3566663B2 (ja) * | 2001-03-23 | 2004-09-15 | 株式会社東芝 | 情報処理装置、クロック制御方法 |
-
1999
- 1999-02-17 JP JP11038885A patent/JP3049041B1/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000235498A (ja) | 2000-08-29 |
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