JPH10187484A - シミュレータ - Google Patents

Abstract

(57)【要約】 【解決手段】 コンピュータ上でモデル化したＣＰＵモ
デル１は、外部アクセスを行う場合、アドレスデコーダ
４を介して、デバイスモデル部５をアクセスする。各モ
デル６〜８は、ファームウェア上のアドレスを表示する
属性情報を持ち、アドレスデコーダ４は、その情報に基
づいてアクセス対象のモデルを選択する。計数部３は、
デバイスモデル部５から受け入れたアクセスサイクルに
より動作時間を計算し、デバイスモデル部５はリード／
ライト命令を実行して、その戻り値を返す。 【効果】 プロファイラ型のシミュレータにアドレスデ
コーダ４を介してデバイスモデル部５を接続し、任意の
アドレス空間上でハードウェアモデルをアクセスし、確
度の高いシミュレーションができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサがプロ
グラムを実行してハードウェアを制御するような装置の
動作をコンピュータ上で検証するシミュレータに関す
る。

【０００２】

【従来の技術】プリンタやファクシミリ装置等の多くの
機器は、いずれもプロセッサによりその動作を制御され
る。プロセッサは、これらの機器に組み込まれた各種の
機構をファームウェアプログラムに従って制御する。こ
のような装置を制御するプログラムの開発段階では、そ
のプログラムが装置を正常に制御するかどうかを検証す
る。そしてその動作最適化のために、繰り返しシミュレ
ーションが行われる。こうしたシミュレーションに使用
されるシミュレータは、コンピュータ上で装置のプロセ
ッサやハードウェアをモデル化し、実際の装置が動作す
る状態をコンピュータ上で作り出しシミュレートする。

【０００３】トレース型のシミュレータは、システムク
ロックを１つずつカウントし、モデル化したファイルの
状態を動作タイミングや動作時間あるいは動作中に使用
したデータを含めてログファイルに記録する。また、プ
ロファイラ型のシミュレータは、ＣＰＵ（中央演算ユニ
ット）の命令をエミュレートして、各種の命令が発せら
れたとき、その命令を処理するために必要な時間を演算
処理により求めたり、ライト命令が何回、キャッシュヒ
ットが何回、メモリやＩ／Ｏの読み出しが何回といった
統計的データをログファイルに出力する。

【０００４】

【発明が解決しようとする課題】ところで、上記のよう
な従来のシミュレータには、次のような解決すべき課題
があった。装置の動作を１クロックずつトレースしてい
くようなトレース型のシミュレータは、正確に装置全体
の動作を解析できるという利点を有する一方、全てのシ
ミュレーションを終了するためには非常に多くの時間を
必要とする。従って、ファームウェアプログラムを改良
しながら繰り返しシミュレーションをする場合に、開発
時間が長くなるという問題があった。一方、プロファイ
ラ型のシミュレータでは、メモリや入出力装置にアクセ
スを行う際のアクセス時間を積算することができるが、
実際のアクセス動作をシミュレーションしてはいない。
従って、ハードウェアモデルと組み合わせた場合の動作
の検証には不十分であった。

【０００５】また、ファームウェアプログラムは、利用
される装置の設計に基づいて、単なるユーザーエリアの
アクセスのみならず、カーネルエリア等、通常のコンピ
ュータのアプリケーションプログラムがアクセスする領
域外の領域についてもアクセスを行う。従って、シミュ
レータの記憶領域を外れた不正なアドレスに対するアク
セスについてはシミュレーションを行うことができず、
プログラム全体について十分なデバッグや性能分析を行
うことが難しいという問題があった。

【０００６】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉プロセッサが所定のプログラムを実行して任
意のハードウェアを制御する装置の動作をシミュレーシ
ョンするために、コンピュータ上で、上記プロセッサと
ハードウェアとをモデル化したものにおいて、各ハード
ウェアモデルには、それぞれ自己をアクセスする際のア
ドレスを含む属性情報と自己をアクセスするための手続
き情報とを記述し、プロセッサモデルがハードウェアモ
デルをアクセスするとき、そのアドレスを受け入れて、
各ハードウェアモデルの属性情報を参照して、該当する
アドレスを持つハードウェアモデルを選択するアドレス
デコーダと、選択されたハードウェアモデルの手続き情
報により命令の実行時間を計数する計数部とを備えたこ
とを特徴とするシミュレータ。

【０００７】〈構成２〉構成１において、ハードウェア
モデルは、属性情報に、そのハードウェアアクセス処理
に必要な時間を計数するためのアクセスサイクルに関す
る情報を含むことを特徴とするシミュレータ。

【０００８】〈構成３〉構成１において、ハードウェア
モデルは、手続き情報に、シミュレータのメモリ上でア
クセス処理を実行するサブルーチンを含めたことを特徴
とするシミュレータ。

【０００９】〈構成４〉構成１において、プログラムの
シミュレーションを実行した結果に基づいて、１命令を
実行するために必要な時間の平均値を求めて記憶する時
間記憶部を設け、再度シミュレーションを行う場合に、
計数部は、上記時間記憶部に記憶された１命令を実行す
るために必要な時間の平均値と実行すべき命令数との積
から、概略実行時間を求めることを特徴とするシミュレ
ータ。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 〈具体例１〉図１は、具体例１のシミュレータのブロッ
ク図である。このシミュレータは、ＣＰＵモデル１がシ
ミュレーションを行い、その結果をログファイル２に記
録する構成のものである。このシミュレータはプロファ
イラ型のシミュレータで、計数部３がプログラムの各命
令に対する動作時間を計算する構成となっている。この
計数部３には、アドレスデコーダ４を介してデバイスモ
デル部５が接続されている。デバイスモデル部５には、
ＲＯＭ（リード・オンリ・メモリ）モデル６や、ＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）モデ
ル７や、Ｉ／Ｏ（入出力装置）モデル８等が設けられて
いる。

【００１１】このようなシミュレータによって、例えば
ファクシミリやプリンタ等の制御用ファームウェアプロ
グラムの検証を行う。ＣＰＵモデル１は、メモリやプリ
ンタ等に設けられたプロセッサをモデル化したものであ
る。デバイスモデル部５は、プリンタ各部の機構をモデ
ル化したものである。プリンタの機構としてはメモリや
搬送モータやスイッチ等がある。

【００１２】コンピュータ上でモデル化されたプロセッ
サモデルやハードウェアモデルはいずれも、コンピュー
タのメモリ上に割りつけられたデータやサブルーチンで
ある。ハードウェアモデルがメモリとすれば、例えばラ
イトアクセスの場合には、アクセスアドレスとデータを
供給すると、そのデータを対応する場所に記憶する。図
１に示したＣＰＵモデル１は、このようにプロセッサの
動作を実行する部分である。計数部３は、ＣＰＵモデル
１が実行する各命令の実行時間を計数し、あるいはアド
レスデコーダ４を介してデバイスモデル部５をアクセス
させてその実行時間を計数し、ログファイル２に格納す
る処理を行う部分である。アドレスデコーダ４は、ＣＰ
Ｕモデル１が外部アクセス要求を出したとき、そのアク
セスアドレスと、各モデルのスタートアドレスやアクセ
ス幅を比較して、デバイスモデル部５のどのモデルに対
するアクセスかを判定し、該当するモデルのアクセスル
ーチンを呼び出す処理を行う部分である。

【００１３】即ち、この発明の特徴は、プロセッサモデ
ルが実行中のプログラムに従ってアクセスするアドレス
は、シミュレータのハードウェアモデルが定義するメモ
リやレジスタのアドレスと全く異なっていてよい。

【００１４】図２には、アドレスデコーダの機能説明図
を示す。上記のようにアドレスデコーダ４は、シミュレ
ートするプログラムのアクセスするべきアドレス９をＣ
ＰＵモデル１から受け入れると、各モデルの属性情報を
参照する。そして、その属性情報とプログラムに従って
アクセスするアドレスとを比較して、どのモデルをアク
セスするものかを判断する。この判断の結果該当するハ
ードウェアモデルに対して、アドレスを含む引き数が与
えられる。アクセスアドレスからハードウェアモデルの
該当するデータ格納アドレスへのアドレス変換処理自体
は、アドレスデコーダかハードウェアモデルのいずれか
で行えばよい。

【００１５】図３に、デバイスモデル部の例説明図を示
す。各デバイスモデル部は、この図に示すような属性情
報と手続き情報とを持つ。属性情報には、スタートアド
レスとアクセスサイズ、アクセスサイクル及びバッファ
ポインタが含まれる。また、手続き情報としては、読み
出し手続きと書き込み手続きが含まれる。スタートアド
レスやアクセスサイズは、実際のファームウェア上で割
り付けられるアドレスの値を示す。従って、カーネル空
間等へのアクセスがあった場合でも、アドレスデコーダ
４は、この属性情報を参照して、どのデバイスモデル部
に対するアクセスかを判断できる。

【００１６】入力したアドレスが、スタートアドレス以
上で、スタートアドレスとアクセスサイズとを加算した
値以下の値であれば、そのモデルをアクセスするアドレ
スと判断できる。そのアドレスはアドレスデコーダある
いはデバイスモデル部側で対応するアドレスに変換され
てアクセス処理が実行される。バッファポインタは、デ
バイスモデル部上のデータを書き込むべきアドレスを示
すポインタである。また、アクセスサイクルは、そのデ
バイスモデル部をアクセスする際に必要な時間を示す。

【００１７】ハードウェアモデルは手続き情報に従っ
て、データのリードライト等の手続きをして、所定の戻
り値を計数部に返す。手続き情報は、該当するアドレス
にデータを書き込んだり、該当するアドレスから戻り値
を求める処理を実行するサブルーチン等により構成され
る。

【００１８】図４には、以上のシミュレータのアクセス
サイクル読み出し動作フローチャートを示す。上記のシ
ミュレータは、ＣＰＵモデルが外部アクセス要求を行っ
た場合に、そのアクセスに必要な時間を求め、更にデバ
イスモデル部に対しデータの書き込みや読み出し等の処
理を実行させる。図４に示したものは、その際の実行時
間を求めるためのアクセスサイクル読み出し動作を説明
する図である。

【００１９】まず、ステップＳ１において、ＣＰＵモデ
ル１がアクセス要求を行うと、アドレスデコーダ４は、
ステップＳ２において、最初のモデルを選択する。例え
ば、図１に示した例では、ＲＯＭモデル６、ＤＲＡＭモ
デル７及びＩ／Ｏモデル８の３種類のデバイスモデル部
が用意されている。アドレスデコーダ４は、これらのモ
デルのうち先頭から順番にその属性情報を参照し、モデ
ル選択処理を行う。即ち、図４のステップＳ３におい
て、最初に選択したモデルのスタートアドレスとアクセ
スサイズを取り出す。そして、ステップＳ４において、
現在のモデルに含まれるかどうかを判断する。

【００２０】この判断は、図２を用いて説明した通りの
アドレス比較による。アドレスが所定の範囲ならば、選
択したモデルが該当するものと判断し、ステップＳ５で
更に別の属性データを読む。即ち、その属性データの中
からアクセスサイクルを表示する部分を取り出し、戻り
値Ｘに書き込む。そして、ステップＳ６において、ＣＰ
Ｕモデル１にこの戻り値Ｘを返し、処理を終了する。な
お、ステップＳ４において、アドレスが所定の範囲に無
い場合にはステップＳ７に進み、次のモデルを選択す
る。

【００２１】もし、次のモデルがもう無いと判断される
と、ステップＳ８からステップＳ９に移り、アドレスエ
ラー処理が行われる。一方、次のモデルが存在する場合
には、再びステップＳ３に戻り、そのモデルのスタート
アドレスとアクセスサイズを取り出して、ステップＳ４
に進む。こうして、該当するデバイスモデル部から実行
時間を計算するためのアクセスサイクルを読み出し、計
数部３に渡す。計数部３は、これにより実行時間計算を
行う。実行時間は、アクセスサイクル×１クロック分の
時間で計算できる。

【００２２】次に、デバイスモデル部５の処理を説明す
る。図５は、ライト命令処理動作フローチャートであ
る。ライト命令処理を行う場合には、図４に示したアク
セスサイクルの読み出しと同様にして、アクセス要求や
モデルの選択処理が実行される。ステップＳ１，Ｓ２，
Ｓ３，Ｓ４及びＳ１０，Ｓ１１，Ｓ１２の処理は、図４
に示したものと全く同様である。

【００２３】ここで、該当するモデルに対する命令がラ
イト命令かどうかが判断される（ステップＳ５）。ライ
ト命令の場合は、該当するモデルの手続き情報からライ
ト処理ルーチンＷｒｉｔｅ（）が呼び出される（ステッ
プＳ６）。また、それ以外の場合にはリード命令であっ
て、該当するデバイスモデル部のリード処理ルーチンＲ
ｅａｄ（）が呼び出される（ステップＳ８）。これらの
処理の具体的な内容を図６及び図７を用いて説明する。
既に説明したように、デバイスモデル部の実体はシミュ
レータのメモリ上に形成されたデータやサブルーチンか
ら構成される。ライト処理やリード処理サブルーチン
は、例えばＣ言語により組み立てられる。

【００２４】図６は、入出力装置のライト命令手続きの
説明図である。図に示す最初の４行は、入出力装置に設
定されたｉｏｒｅｇ（入出力レジスタ）のデータ型を定
義する部分である。書き込みデータはＶａｌｕｅ、処理
時刻はＣｈａｎｇｅ−ｔｉｍｅと定義される。次の３行
は、入出力レジスタの名称をＡ，Ｂ，Ｃと定義してい
る。次の１行では、戻り値を返すタイミング制御のため
のデータ転送時間を定義する。こうして、データの書き
込み処理を宣言し、図のＳｗｉｔｃｈと記述された部分
で、ケース毎にレジスタＡ，ＢあるいはＣを選択して、
データ書き込み処理を実行する。また、このようにデー
タが変更された時間をＣｈａｎｇｅ−ｔｉｍｅとして記
録しておく。また、データ処理時刻も記憶しておく。デ
ータ処理時刻は、入出力装置アクセス動作の検証等に利
用される。なお、一般に書き込み処理は戻り値がないの
で、以下の説明では戻り値のない場合について説明をす
る。

【００２５】図７には、メモリの読み出し手続きの説明
図を示す。これも同様にＣ言語で作成されたサブルーチ
ンで、読み出し手続きの場合には、予め図の注釈に示し
たように、アドレスのオフセット換算が行われる。即
ち、ここでアドレス変換を行っている。そして、該当す
るアドレスを指定し、そのポインタで示したローカルア
ドレスにあるデータを戻り値として返す。なお、図６の
Ｗｒｉｔｅ（）でアドレス変換に相当する処理がなかっ
たのは、Ｉ／Ｏモデルのためにレジスタが特定されてい
るためである。メモリモデルの場合には、アドレス変換
処理が含められる。

【００２６】再び図５に戻って、ライト命令とリード命
令の処理に対応する戻り値の説明を行う。図５のステッ
プＳ６でライト命令が実行されると、ライト命令自身に
は戻り値が無いため、ステップＳ７において戻り値を
“０”として計数部に返す。また、ステップＳ８でリー
ド命令が実行されると、読み出されたデータがＸに格納
され、ステップＳ９において戻り値をＸとし、計数部に
その値を返す。

【００２７】図８には、アクセスサイクル取り出しシー
ケンスチャートを示す。図８のＣＰＵモデル１が、ステ
ップＳ１において外部アクセス要求を行うと、計数部３
がこれを受けて、ＣＰＵモデル１から受け入れたアドレ
スを引数とし（ステップＳ２）、アドレスデコーダ４の
サブルーチンを呼び出す。アドレスデコーダ４のサブル
ーチンは、デバイスモデル部５の選択処理を行う。１個
のモデルをステップＳ３で選択し、Ｓ４でその属性デー
タからスタートアドレスとアクセスサイズを受け入れる
と、ステップＳ５でアドレスデコーダ４が判定処理を行
う。

【００２８】この処理は、該当するモデルを選択するま
で繰り返されるが、選択が終了するとステップＳ６に進
み、決定したデバイスモデル部５の属性データ読み出し
が行われる。そして、ステップＳ７，Ｓ８において、デ
バイスモデル部５からアクセスサイクルがアドレスデコ
ーダ４を通じて計数部３に送られる。計数部３は、ステ
ップＳ９で動作時間を計算してログファイルへの書き込
みを行う。

【００２９】図９には、ライト命令処理の動作シーケン
スチャートを示す。ＣＰＵモデル１が計数部３に対しラ
イト命令を出力すると（ステップＳ１）、計数部３はア
ドレスデコーダ４に対し、アドレスと書き込みデータと
サイクルタイムから計算された処理時刻を引数として処
理を依頼する（ステップＳ２）。アドレスデコーダ４
は、図８と同様にデバイスモデル部５の選択処理を行う
（ステップＳ３，ステップＳ４，ステップＳ５）。デバ
イスモデル部が選択されると、アドレスデコーダ４から
引数と、例えば書き込み動作の場合、書き込み手続きの
サブルーチンＷｒｉｔｅ（）が呼び出される（ステップ
Ｓ６）。

【００３０】この引数は、計数部３からアドレスデータ
４が受け入れたアドレスと、書き込みデータと、処理時
刻である。デバイスモデル部５はデータと処理時刻とを
該当する領域に書き込み（ステップＳ７）、戻り値を
“０”としてステップＳ８でアドレスデコーダ４に返
す。その結果、計数部３にこの戻り値が返されてライト
命令処理が終了する。ステップＳ１０で、ＣＰＵモデル
１はライト命令の終了通知を受ける。

【００３１】図５には、具体的なシミュレーション時間
の説明図を示す。例えば、ＣＰＵモデルからリード命令
とライト命令等が出力された場合のシミュレーションの
結果をこの図を用いて説明する。まず、この図の横軸は
シミュレーション時間を示し、下側の軸にｎＳ（ナノ
秒）単位で時刻が表示されている。なお、この場合、Ｃ
ＰＵモデルによる命令は、常にキャッシュヒットとし、
データリードには１２０ｎＳ、データライトには３０ｎ
Ｓかかるものとする。更に、ＣＰＵモデルには１クロッ
クでアクセスできるライトバッファが１つ設けられてい
るものとする。また、１命令に費やす時間は１０ｎＳと
する。

【００３２】ＣＰＵモデルが動作を開始すると、図示し
ないプログラムカウンタが“１”ずつカウントアップ
し、命令が順に呼び出される。まず、リード命令をエミ
ュレートすると、計数部３は前回のアクセスタイプと今
回のアクセスまでの命令数を元にバスの状態を計算す
る。最初はシミュレーションが始まったばかりで、前回
のアクセスタイプはなく、命令数もない。既に説明した
ように、計数部がそのリード命令に従ってバスを専有す
る時間を計算する。計数部がアドレスデコーダを介して
該当するモデルのアクセスサイクルを読み出すと、これ
によってバス専有時間が計算される。メモリリードサイ
クルの場合、１２０ｎＳという時間計算が行われる。バ
スはこの間専有される。

【００３３】次に、メモリから読み出された値を取り出
す。この値はＣＰＵモデルに返される。ＣＰＵモデルは
１２０ｎＳ経過するまでウエイト状態となっている。読
み出された値を元にＣＰＵが所定の処理を実行する。そ
の命令数を１０とする。１命令が１０ｎＳだから１００
ｎＳの時間だけ読み出された命令に対する処理が実行さ
れる。今度はそのデータをデバイスモデル部に書き込む
ためのライト命令が発生したとする。この場合、再び計
数部が動作する。ライトサイクルのサイクル数が計算さ
れて、２２０ｎＳの時点から３０ｎＳの時間だけ書き込
み処理が行われる。この間、再びバスが専有される。即
ち、２２０ｎＳから２５０ｎＳまでの間バスが専有され
る。その後、分岐命令が出力されるが、分岐命令発生ま
でには５０ｎＳかかる。従って、メモリライトサイクル
の終了した２５０ｎＳ〜２７０ｎＳまでバスが空き時間
となる。このような計算を繰り返すことによってプログ
ラムの実行時間が計算され、ログファイルに記録され
る。

【００３４】〈具体例１の効果〉以上のように、アドレ
スデコーダを介してデバイスモデル部をＣＰＵモデルと
接続することにより、シミュレータのメモリ上に自由に
ハードウェアモデルを割り付けて、ファームウェアのア
ドレスをそのまま使用してシミュレーションができる。
即ち、ファームウェアがユーザースペースだけでなくカ
ーネルスペースや入出力装置のレジスタを直接アクセス
するような場合でも、そのままシミュレーションができ
る。また、このアドレスデコーダにより、実行する命令
の種類に応じて設定された実行時間を積算してシミュレ
ーションを行うプロファイラ型のシミュレータでも、ハ
ードウェアモデルを使用した精密なシミュレーションが
可能になる。従って、プロファイラ型のシミュレータに
よって、ハードウェアモデルに対するアクセスが可能に
なり、トレース型シミュレータの確度と汎用性を持ち、
プロファイラ型の高速性を併せ持つシミュレータとする
ことができる。

【００３５】〈具体例２〉図１１は、具体例２のシミュ
レータのブロック図である。このシミュレータは具体例
１の装置に加えて、時間計算部１１と、ＣＰＩ値メモリ
１２とを備えている。こうして、ＣＰＵモデル１が命令
を実行する場合に、時間計算部１１が一旦その命令処理
のための時間計算を行ってから計数部３にその結果を渡
す構成となっている。なお、ＣＰＵモデル１がデバイス
モデル部５に対しアクセスを行う場合には、その命令に
含まれるアドレス等がアドレスデコーダ４に送り込まれ
て処理される構成となっている。

【００３６】この具体例では、具体例１と同様に、プロ
ファイラ型のシミュレータであっても、デバイスモデル
部５を接続してデータのリードライトを可能にしてい
る。一方、図１０を用いて説明したように、具体例１で
は、例えばリード命令、ライト命令、その他各種の命令
を実行する際には、その都度実行サイクル数に応じた実
行時間の計算を行っている。即ち、実行時間計算のため
にデバイスモデル部の属性情報を読み出し、図４で説明
したような演算処理を行っている。しかしながら、一度
詳細なシミュレーションを終了したプログラムの一部を
手直ししながら再度シミュレーションを繰り返すことが
ある。こういった場合、処理時間を正確に求めることよ
りも、手直しによってデータに与える影響や動作の概略
を早く知ることが要求される。

【００３７】そこで、この具体例では、全ての命令処理
に要する時間を一律に設定し、その値をＣＰＩ値メモリ
１２に格納しておく。具体的には、プログラムのシミュ
レーションを行い、その合計の処理時間を、実行した命
令の数で割って、１命令当りの実行時間の平均値を求め
る。この値をＣＰＩ値メモリ１２に格納する。従って、
ＣＰＵモデル１が命令を読み出すと、その都度ＣＰＩ値
メモリ１２に格納された１命令実行のための時間を自動
的に累積する。デバイスモデル部５に対するアクセス等
の処理は具体例１と同様に実行する。このようなシミュ
レーションによって、デバイスモデル部５のアクセスを
可能にしつつ、シミュレーションの高速化を図ることが
できる。

【００３８】図１２には、具体例２の動作フローチャー
トを示す。これを図１１を参照しながら説明する。ま
ず、ステップＳ１において、ＣＰＵモデル１がプログラ
ムから命令を１命令取り出す。次に、ステップＳ２にお
いて、計数部３はその命令数をカウントし、ログファイ
ル２に書き込むための総命令数に相当するデータを更新
する。次に、ステップＳ３において、その１命令を実行
するための動作時間ＣＰＩ値をＣＰＩ値メモリ１２から
読み出して、これまでの動作時間に累積する。次のステ
ップＳ４では、その命令を解析する。これによって、そ
の命令がＣＰＵのエミュレーションで処理される命令か
デバイスモデル部に対する外部アクセスを要求する命令
かを判断する。

【００３９】ステップＳ５で外部アクセスかどうかを判
断し、外部アクセスでなければ再びステップＳ１に戻
り、新たな命令の読み出しを行う。外部アクセスであれ
ばステップＳ６に進み、データのリードライト処理を行
う。このデータのリードライト処理は、既に図５を用い
て説明した具体例１の動作と全く同様である。この処理
が終了すると、ステップＳ７において、全ての命令の読
み出しが終了したかどうか、即ち次の命令があるかどう
かの判断を行う。次の命令があれば、再びステップＳ１
に戻り、シミュレーションを続ける。命令が全て実行さ
れればこの処理を抜ける。なお、全て命令を実行した
後、計数部３はそのプログラムを処理するために実行し
た命令数や動作時間、その他のデータをログファイル２
に書き込む。

【００４０】〈具体例２の効果〉以上の具体例によれ
ば、一旦シミュレーションの対象となるプログラムにつ
いて詳細なシミュレーションを行い、１命令を処理する
ために必要な時間を平均値で求めておけば、この値を利
用して、一律に自動的に動作時間の計算を行うことがで
きる。その結果、動作時間を計算するための処理を短縮
でき、シミュレーションの速度を高速化できる。例え
ば、外部アクセスの際に、アクセスサイクルの情報を受
け入れて命令処理時間を計算するのに、シミュレーショ
ン全体の３分の２程度の時間を費やす。この具体例２に
よれば、この処理を省略できるから、シミュレーション
時間を具体例１の場合に比べて３分の１程度に短縮し高
速化することができる。

【図面の簡単な説明】

【図１】具体例１のシミュレータのブロック図である。

【図２】アドレスデコーダの機能説明図である。

【図３】デバイスモデル部の例説明図である。

【図４】アクセスサイクル読み出し動作フローチャート
である。

【図５】ライト命令処理動作フローチャートである。

【図６】入出力装置の書き込み手続きの説明図である。

【図７】メモリの読み出し手続きの説明図である。

【図８】アクセスサイクル取り出し動作シーケンスチャ
ートである。

【図９】ライト命令動作シーケンスチャートである。

【図１０】シミュレーション時間の説明図である。

【図１１】具体例２のシミュレータのブロック図であ
る。

【図１２】具体例２の動作フローチャートである。

【符号の説明】

１ ＣＰＵモデル ２ ログファイル ３ 計数部 ４ アドレスデコーダ ５ デバイスモデル部 ６ ＲＯＭモデル ７ ＤＲＡＭモデル ８ Ｉ／Ｏモデル

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プロセッサが所定のプログラムを実行し
   て任意のハードウェアを制御する装置の動作をシミュレ
   ーションするために、コンピュータ上で、前記プロセッ
   サとハードウェアとをモデル化したものにおいて、 各ハードウェアモデルには、それぞれ自己をアクセスす
   る際のアドレスを含む属性情報と自己をアクセスするた
   めの手続き情報とを記述し、 プロセッサモデルがハードウェアモデルをアクセスする
   とき、そのアドレスを受け入れて、各ハードウェアモデ
   ルの属性情報を参照して、該当するアドレスを持つハー
   ドウェアモデルを選択するアドレスデコーダと、 選択されたハードウェアモデルの手続き情報により命令
   の実行時間を計数する計数部とを備えたことを特徴とす
   るシミュレータ。
2. 【請求項２】 請求項１において、 ハードウェアモデルは、属性情報に、そのハードウェア
   アクセス処理に必要な時間を計数するためのアクセスサ
   イクルに関する情報を含むことを特徴とするシミュレー
   タ。
3. 【請求項３】 請求項１において、 ハードウェアモデルは、手続き情報に、シミュレータの
   メモリ上でアクセス処理を実行するサブルーチンを含め
   たことを特徴とするシミュレータ。
4. 【請求項４】 請求項１において、 プログラムのシミュレーションを実行した結果に基づい
   て、１命令を実行するために必要な時間の平均値を求め
   て記憶する時間記憶部を設け、 再度シミュレーションを行う場合に、計数部は、 前記時間記憶部に記憶された１命令を実行するために必
   要な時間の平均値と実行すべき命令数との積から、概略
   実行時間を求めることを特徴とするシミュレータ。