JP2022190627A - メモリ性能測定シミュレーション装置及びメモリ性能測定シミュレーション用プログラム - Google Patents

Abstract

【課題】ＵＦＳの性能を的確に求めて出力する。【解決手段】ホストコンピュータから発したコマンドによって、メモリチップに記憶されているデータを読み出し、完了するまでのメモリにおける処理を模擬するシミュレーション手段１１０を有し、前記ホストコンピュータがコマンドの発行処理に要する時間であるコマンド発行時間と、前記コマンドの解析結果に基づき前記アクセス先へアクセスしデータを読み出し前記ホストコンピュータへ出力するまでの処理の時間である読み出し時間とが含まれるスペックパラメータが与えられ、前記シミュレーション手段により前記メモリチップに記憶されているデータが読み出し完了となるまでのシミュレーション処理を監視し、前記スペックパラメータに含まれる各対応時間に基づきデータ読み出しまでのトータル時間として出力するトータル時間計算手段１２０を備える。【選択図】図２

Description

この発明は、メモリ性能測定シミュレーション装置及びメモリ性能測定シミュレーション用プログラムに関するものである。

従来のメモリの性能に関する見積りは机上計算が主流であった。しかしながら、過去製品のデータを基に計算をするため、新しいＦＷの性能見積りとしては精度に難があった。また、過去製品の実機を使って見積りを行ったり、ＲＴＬ（register transfer level）シミュレータを使って見積りを行ったりすることも検討した。しかし、前者はＨＷが変更になった場合には参考にならない値となり、後者はＨＷ部分の変更に対応するためにはＲＴＬに精通した人の協力が不可欠であり、多大なコスト（ＲＴＬ修正工数や膨大な実行時間）がかかることから見積りには適さないという問題があった。

特許文献１には、ホストに対するゲストによる、プログラムの命令読み込みにキャッシュを用いるときのプログラムの実行のシミュレーションに関して記述されている。

特許文献２には、要求性能の計測を行う要求性能計測部を備え、計測した要求性能に基づいて並列動作要素のリード／ライトの同時実行数を変化させるメモリシステムが開示されている。

特許文献３には、複数のシミュレータを用いて性能測定し、重みに応じて処理量が分配されるよう対象処理を各シミュレータに割り当てることが記載されている。

国際公開第２０１６／１８９７２５号公報 特開２０１６－９９７２８号公報 国際公開第２０１８／１５８９４４号公報

ホストコンピュータから発したコマンドによって、メモリチップに記憶されているデータを読み出し、データの読み出しが完了するまでの時間などのメモリの性能を的確に求めて出力するメモリ性能測定シミュレーション装置を提供することを目的とする。

本実施形態に係るメモリ性能測定シミュレーション装置は、ホストコンピュータから発したコマンドによって、メモリチップに記憶されているデータを読み出し、完了するまでのメモリにおける処理を模擬するシミュレーション手段を有し、前記読み出し完了までに要する時間を求めるメモリ性能測定シミュレーション装置において、前記ホストコンピュータがコマンドの発行処理に要する時間であるコマンド発行時間と、このコマンドを受けたコントローラがコマンドを解析処理する時間であるコマンド解析時間と、コマンドに基づきメモリのアクセス先を特定する処理による特定までの時間であるアクセス先特定時間と、前記コマンドの解析結果に基づき前記アクセス先へアクセスしデータを読み出し前記ホストコンピュータへ出力処理するまでの時間である読み出し時間とが含まれるスペックパラメータが与えられ、前記シミュレーション手段により前記メモリチップに記憶されているデータが読み出し完了となるまでのシミュレーション処理を監視し、監視したシミュレーション処理について、前記スペックパラメータに基づき各処理に対応する時間（コマンドの発行処理に要する時間、コマンドを解析処理する時間、アクセス先を特定する処理による特定までの時間、前記ホストコンピュータへ出力するまでの処理の時間）を得て足し合わせてデータ読み出しまでのトータル時間として出力するトータル時間計算手段を備えることを特徴とする。

本実施形態に係るメモリ性能測定シミュレーション用プログラムは、コンピュータを、ホストコンピュータから発したコマンドによって、メモリチップに記憶されているデータを読み出し、完了するまでのメモリにおける処理を模擬するシミュレーション手段、前記ホストコンピュータがコマンドの発行処理に要する時間であるコマンド発行時間と、このコマンドを受けたコントローラがコマンドを解析処理する時間であるコマンド解析時間と、コマンドに基づきメモリのアクセス先を特定する処理による特定までの時間であるアクセス先特定時間と、前記コマンドの解析結果に基づき前記アクセス先へアクセスしデータを読み出し前記ホストコンピュータへ出力するまでの処理の時間である読み出し時間とが含まれるスペックパラメータが与えられ、前記シミュレーション手段により前記メモリチップに記憶されているデータが読み出し完了となるまでのシミュレーション処理を監視し、監視したシミュレーション処理について、前記スペックパラメータに基づき各処理に対応する時間（コマンドの発行処理に要する時間、コマンドを解析処理する時間、アクセス先を特定する処理による特定までの時間、前記ホストコンピュータへ出力するまでの処理の時間）を得て足し合わせてデータ読み出しまでのトータル時間として出力するトータル時間計算手段、として機能させ、前記コンピュータを前記トータル時間計算手段として、前記読み出し完了までに要する時間を求めるように機能させることを特徴とする。

ＵＦＳ－ＮＡＮＤ製品の要部構成を示すブロック図。 本実施形態に係るメモリ性能測定シミュレーション装置を実現するハードウエアのブロック図。 本実施形態のメモリ性能測定シミュレーション装置が実現されるハードウエア構成を示す図。 本実施形態において設定されるスペックパラメータの一例を示す表形式の図。 メモリセルと、各メモリセルへ延びるビット線ＢＬ、ワード線ＷＬの関係を示した図。 読み出し動作時にワード線ＷＬへ印加される電圧を示す図。 メモリセルの分布としきい値電圧の関係を示す図。 本実施形態に係るシミュレーション装置の動作を示すフローチャート。 本実施形態に係るシミュレーション装置のシミュレーションの際におけるメモリ読み出し動作を時系列で示した図。 複数のバス速度情報のときの単位時間当たりの読み出しデータ量（ＭｉＢ／ｓ）を求めた図。 本実施形態による見積り精度と、机上計算による見積り精度と、過去の製品の実機による見積り精度と、ＲＴＬによる見積り精度を、過去の製品の実機による見積り精度を１００％としてグラフ化して示した図。

以下添付図面を参照して、本発明の実施形態に係るメモリ性能測定シミュレーション装置及びメモリ性能測定シミュレーション用プログラムの実施形態を説明する。各図において同一の構成要素には同一の符号を付して重複する説明を省略する。

実施形態に係るメモリ性能測定シミュレーション装置は、スマートフォン、タブレット端末、車載機器などに用いられるフラッシュメモリの動作性能測定をシミュレーションするものであり、より詳細にはＵＦＳ（Universal Flash Storage）－ＮＡＮＤ製品の動作性能測定をシミュレーションするものである。

図１は、上記スマートフォン等を実現するＵＦＳ－ＮＡＮＤ製品の要部構成を示すブロック図である。上記スマートフォン等は、図１に示されるようにＵＦＳ－ＮＡＮＤ部２０と、ホスト装置１０とが接続された構成である。ホスト装置１０は、スマートフォン等としての機能を実現する本体側ＣＰＵやディスプレイ装置などを備える。ＵＦＳ－ＮＡＮＤ部２０はコントローラ２１を備え、コントローラ２１は２チャネルを有している。勿論、このチャネル数は例示に過ぎず、３チャネル以上を有していても良い。各チャネルには、２つずつのメモリチップ（１１、１２と、１３、１４）が接続されている。コントローラ２１は、ファームウエア２２とハードウエア２３とにより構成され、メモリチップ１１～１４に対するアクセス制御を行う。

図２は、本実施形態に係るメモリ性能測定シミュレーション装置を実現するハードウエアのブロック図である。本実施形態に係るメモリ性能測定シミュレーション装置は、ＣＰＵ１００を中心としたコンピュータにより実現される。ＣＰＵ１００には、バス１０１を介してＲＡＭ１０２、ＲＯＭ１０３、入出力部１０４、表示装置１０５が接続されている。

ＲＯＭ１０３には、ＵＦＳ－ＮＡＮＤ部２０からのデータ読み出し処理性能測定をシミュレーションするためのプログラム（メモリ性能測定シミュレーション用プログラム）と、本実施形態のシミュレーション装置により後に説明するトータル時間等を求めるために必要なスペックパラメータが記憶されている。ＣＰＵ１００は、上記メモリ性能測定シミュレーション用プログラムによって、シミュレーション手段１１０、トータル時間計算手段１２０、読み出し時間シミュレーション手段１３０を実現する。

シミュレーション手段１１０は、ホストコンピュータであるホスト装置１０から発したコマンドによって、メモリチップに記憶されているデータを読み出し、完了するまでのメモリにおける処理を模擬するものである。トータル時間計算手段１２０は、上記ホストコンピュータがコマンドの発行処理に要する時間であるコマンド発行時間と、このコマンドを受けたコントローラがコマンドを解析処理する時間であるコマンド解析時間と、コマンドに基づきメモリのアクセス先を特定する処理による特定までの時間であるアクセス先特定時間と、上記コマンドの解析結果に基づき上記アクセス先へアクセスしデータを読み出し上記ホストコンピュータへ出力するまでの処理の時間である読み出し時間とが含まれるスペックパラメータが与えられ、上記シミュレーション手段１１０により上記メモリチップに記憶されているデータが読み出し完了となるまでのシミュレーション処理を監視し、監視したシミュレーション処理について、上記スペックパラメータに基づき各処理に対応する時間を得て足し合わせてデータ読み出しまでのトータル時間として出力するものである。トータル時間計算手段１２０は、上記メモリチップのバスに関し、複数の速度情報を保持しており、得られた上記トータル時間と速度情報に基づき単位時間当たりの読み出しデータ量を求めて出力することができる。

読み出し時間シミュレーション手段１３０は、ランダムリードの場合にｒａｎｄ関数を用いてランダムなアドレスを上記コントローラが作り出し出力して、読み出しシミュレーションを行うものである。上記トータル時間計算手段１２０は、上記読み出し時間シミュレーション手段１３０により得られた時間を読み出し時間として用いることができる。

ＲＡＭ１０２は、ＣＰＵ１００が動作するときに必要なデータや処理途中のデータ等を一次記憶などするために用いられる。入出力部１０４は、キーボードやマウスなどの入力装置と、プリンタなどの出力装置により構成される。表示装置１０５は、ＬＥＤやＬＣＤ等のディスプレイ装置である。

図３は、本実施形態のメモリ性能測定シミュレーション装置が実現されるハードウエア構成を示す。このハードウエア構成は、図１のスマートフォン等の構成を示すブロック図に対応しており、ＵＦＳ－ＮＡＮＤ部２０に、メモリコントローラ２０１、Ｉ／Ｏインタフェース２０２、バッファ２０３、アドレス変換テーブル２０４、電圧出力部２０５、ドライバ２０６－１～２０６－４、センスアンプ２０７－１～２０７－４、フラッシュメモリ２０８－１～２０８－４が設けられている。Ｉ／Ｏインタフェース２０２には、ホスト装置１０が接続されている。

上記ＵＦＳ－ＮＡＮＤ部２０の各部は、設計された通りの速度やデータサイズなどのスペックパラメータで動作するものして、スペックパラメータが設定され、シミュレーションが行われる。図４は、本実施形態において設定されるスペックパラメータの一例を示す表形式の図である。これを表の上側から説明すると、「ＣＨＵＮＫ＿ＳＩＺＥ」は、ホストコマンドで命令されるリードデータサイズであり、２５６が例示されている。「ＱＵＥ＿ＤＥＰＴＨ」は、ホストコマンドの最大数であり、８が例示されている。「ＳＥＱ＿ＭＯＤＥ」は、シーケンスリードかランダムリードかの設定情報であり、１でシーケンスリードを指定でき、０でランダムリードを指定できる。「ＮＢＵＦ＿ＳＩＺＥ」は、チャネル毎のバッファサイズであり、ここでは４ＫＢ単位で、９６／４が例示されている。「ＥＮＴＲＹ＿ＭＡＸ」は、チャネル毎の最大エントリ数であり、１６が例示されいている。「ＳＥＴＵＰ＿ＭＡＸ」は、チャネル毎の同時発行できるセットアップ数であり、３２が例示されている。

「ＳＷ＿ＣＨＧ＿ＤＯＵＴ」は、コマンドの発行順でなく準備が整ったデータを読み出す許可情報であり、１で許可、０で不許可を示す。「ＮＵＭ＿ＯＦ＿ＣＨ」は、ＮＡＮＤメモリのチャネル数を示すもので、２が例示されている。「ＮＵＭ＿ＯＦ＿ＣＨ」は、チャネル毎のＮＡＮＤチップ数を示すもので、２が例示されている。「ＴＣＭＤ＿ＴＸ」は、ホストのコマンド発行時間（ｎｓ）を示し、１０００が例示されている。「ＴＤＯＵＴ＿４Ｋ」は、４ＫＢのデータの出力時間（ｎｓ）であり、６１２０が例示されている。「ＴＢ＿ＣＡＣＨＥ」は、キャッシュセットアップ時間、ターミネイトのＴＤＣＢＳＹＲ時間（ｎｓ）を示し、６０００が例示されている。「ＴＲ＿ＵＰＰ」は、８値メモリにおけるアッパーページの読み出し時間（ｎｓ）を示し、６００００が例示されている。「ＴＲ＿ＭＩＤ」は、８値メモリにおけるミドルページの読み出し時間（ｎｓ）を示し、６００００が例示されている。「ＴＲ＿ＬＯＷ」は、８値メモリにおけるロウページの読み出し時間（ｎｓ）を示し、６００００が例示されている。「ＭＥＡＳＵＲＥ＿ＭＳＥＣ」は、計測時間（ｍｓ）を示し、１００が例示されている。「ＭＣＰＵ＿ＣＯＮＦ」は、ホストコマンドを解析処理するために要する時間（ｎｓ）と、次いでアドレス変換テーブル２０４に基づいて読み出そうとするアクセス先を特定するまでに要する時間（ｎｓ）であり、前者としては５０００が例示されており、後者としては３０００が設定されている。

本実施形態でシミュレーションされるメモリは図１を用いて述べた通り、２チャネルに２ずつ接続されたメモリチップ１１～１４のＮＡＮＤメモリであり、このＮＡＮＤメモリのメモリセルが８値のトリプルレベルセルとなっている。図５は、メモリセルと、センスアンプ２０７－１～２０７－４から各メモリセルへ延びるビット線ＢＬ、ドライバ２０６－１～２０６－４から各メモリセルへ延びるワード線ＷＬの関係を示した図である。図６は、読み出し動作時にワード線ＷＬへ印加される電圧を示している。リード時には、センスアンプ２０７－１～２０７－４は、ビット線ＢＬに電源電位ＶＤＤをプリチャージし、ドライバ２０６－１～２０６－４は、選択されたワード線ＷＬにデータ値（“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”）毎の分布を特定するための複数種類の判定電位（リード電圧（ＶＣＧＲ１～ＶＣＧＲ８））を順次印加する。なお、ドライバ２０６－１～２０６－４は、非選択のワード線ＷＬには転送電位（Ｖｒｅａｄ）を印加し、非選択のワード線ＷＬに属するメモリセルを導通状態にしておく。センスアンプ２０７－１～２０７－４は、プリチャージにより蓄えられた電荷がどのリード電圧が印加されたときにソース線へ出力されたかを検知して、対象のメモリセルに記憶されているデータ値を判定する。

図７は、メモリセルの分布としきい値電圧の関係を示す図である。この図７に示すように、図７の最も左の分布Ｌと分布Ａとの間にリード電圧Ｖ１が設定される。分布Ａと分布Ｂとの間にリード電圧Ｖ２が設定される。分布Ｂと分布Ｃとの間にリード電圧Ｖ３が設定される。分布Ｃと分布Ｄとの間にリード電圧Ｖ４が設定される。分布Ｄと分布Ｅとの間にリード電圧Ｖ５が設定される。分布Ｅと分布Ｆとの間にリード電圧Ｖ６が設定される。分布Ｆと分布Ｇとの間にリード電圧Ｖ７が設定される。

メモリセルからのリード時の動作として、例えば、データ値が“００１”である分布Ａのメモリセルに関しては次のようである。センスアンプ２０７－１～２０７－４がビット線ＢＬにＶＤＤ［Ｖ］、ドライバ２０６－１～２０６－４が選択ワードＷＬに読み出し電圧ＶＣＧＲ（Ｖ１）を印加すると、メモリセルがオフ状態、ワードＷＬに読み出し電圧ＶＣＧＲ（Ｖ２）を印加することでオン状態となる。このようにデータ値が“００１”のアッパーページ（Ｖ２）、ミドルページ（Ｖ１２（Ｖ１とＶ２の中間の電圧値））、ローワーページ（Ｖ１）について、スペックパラメータであるそれぞれの読み出し時間をＴＲ＿ＵＰＰ＝６００００、ＴＲ＿ＭＩＤ＝６００００、ＴＲ＿ＬＯＷ＝６００００に設定する。本来、Ｕｐｐｅｒ、Ｍｉｄｄｌｅ、Ｌｏｗｅｒで読み出し時間は異なる。本実施形態では、上記読み出し時間シミュレーション手段１３０は、アッパーページ、ミドルページ、ロウページの各読み出し時間のスペックパラメータについて、これらの平均値を上記アッパーページ、上記ミドルページ、上記ロウページ、の読み出し時間のスペックパラメータとして用いることができる。

図８は、本実施形態に係るシミュレーション装置の動作を示すフローチャートである。ＣＰＵ１００は、ホストコンピュータであるホスト装置１０として、コマンドとデータ読み出し先アドレス（論理アドレス）の発行を行う（Ｓ１１）。このとき、スペックパラメータとして、コマンド発行期間（図４、ＴＣＭＤ＿ＴＸ＝１０００（ｎｓ））、ＣＨＵＮＫ＿ＳＩＺＥ＝２５６、ＱＵＥ＿ＤＥＰＴＨ＝８によって設定されている、読み出しコマンドと読み出し先アドレスとをＮＡＮＤフラッシュメモリ（Ｉ／Ｏインタフェース２０２）へ出力する。また、コマンドには、ＳＥＱ＿ＭＯＤＥ＝１、０のいずれかでシーケンスリード動作又はランダムリード動作を選択可能とする情報がセットされる。

また、スペックパラメータとして、チャネル毎のバッファサイズのＮＢＵＦ＿ＳＩＺＥ＝９６／４、チャネル毎の最大コマンド発行数のＥＮＴＲＹ＿ＭＡＸ＝１６、ＮＡＮＤへの最大コマンド発行数のＳＥＴＵＰ＿ＭＡＸ＝３２、ＮＡＮＤからバッファにリードするのにコマンドの順番通りに出すのではなく、準備が整ったデータを順次読み出すのを許可するＳＷ＿ＣＨＧ＿ＤＯＵＴ（１、０(１:有効)のいずれか）についても設定されており、ＣＰＵ１００は、これらのスペックパラメータについても従ったシミュレーションを行う。

図９は、シミュレーションの際における動作を時系列で示した図である。ステップＳ１１の段階では、ＣＰＵ１００がホスト装置１０として、ＣＭＤとして記載されているコマンドとアドレスを発行している。ＣＰＵ１００は、トータル時間計算手段１２０としてこの処理を監視し、処理に対応する時間を得て、後に説明するように足し合わせてデータ読み出しまでのトータル時間として出力する。

ステップＳ１１の次に、ＣＰＵ１００は、コマンドにランダムリードの実行が設定されているか否かを検出し（Ｓ１２）、ランダムリードの実行が設定されていなければコントローラ２１のファームウエア２２として、コマンドの解析とアクセス先の特定を行う（Ｓ１３）。即ち、ホストコンピュータであるホスト装置１０からコマンドとアドレスを受け取り、ＣＰＵ１００は、例えば先頭コマンドを解析し、次いでアドレス変換テーブル２０４のデータに基づいて読み出そうとするアクセス先を特定する。図９においては、ファームウエアＦＷの欄に、解析結果Ｒ１、Ｒ２、・・・と、ＮＡＮＤアクセス先ＡＤ１、ＡＤ２、・・・が並ぶことになる。この解析とアクセス先特定までに要する時間を、５０００＋３０００［ｎｓ］と設定した（図４のＭＣＰＵ＿ＣＯＮＦ）。ＣＰＵ１００は、ここの処理についてもトータル時間計算手段１２０としてこの処理を監視し、処理に対応する時間を得て、後に説明するように足し合わせてデータ読み出しまでのトータル時間として出力する。

上記のようにファームウエア２２として、コマンドの解析とアクセス先の特定を行うステップＳ１３の処理が終了すると、順次にＮＡＮＤ制御（データ読み出しとデータ転送）に移行する（Ｓ１４）。即ち、シーケンシャルに与えられる物理アドレスに応じて、データの読み出し動作が実行される。より具体的には、センスアンプ２０７－１～２０７－４とドライバ２０６－１～２０６－４を用いて、ビット線ＢＬ及びワード線ＷＬへの所定電位の印加を行って、センスアンプ２０７－１～２０７－４からバッファ２０３へのデータ読み出しが行われる。図９においては、ハードウエアＨＷの欄に、ＮＡＮＤ制御結果のメモリアクセスＡＣＣＥ、・・・と表わされる処理が進行し、その下欄にデータ読み出し及びデータ転送ＤＲ、・・・と表わされる処理が並ぶことになる。ＣＰＵ１００は、この処理についてもトータル時間計算手段１２０としてこの処理を監視し、処理に対応する時間を得て、後に説明するように足し合わせてデータ読み出しまでのトータル時間として出力する。

ステップＳ１４が終了すると、ホストコンピュータであるホスト装置１０へデータが出力される（Ｓ１５）。図９においては、ハードウエアＨＷの欄に、ホスト装置へのデータ出力Ｄ１１、Ｄ１２、・・・、Ｄ４４と表わされるデータ列が表示される。Ｄ４４は最後に出力されるデータを示す。ＣＰＵ１００は、ここの処理についてもトータル時間計算手段１２０としてこの処理を監視し、処理に対応する時間を得て、後に説明するように足し合わせてデータ読み出しまでのトータル時間として出力する。ステップＳ１５の次に、ＣＰＵ１００はトータル時間計算手段１２０として、上記監視により得られている各処理に対応する時間の全てを用い、ホストコンピュータであるホスト装置１０からコマンドが発せられてからメモリチップに記憶されているデータを読み出し完了までの時間を足し合わせてデータ読み出しまでのトータル時間として出力する（Ｓ１６）。即ち、図９のトータル時間ｔｏｔａｌ－Ｔが出力される。

図１０は、複数の各バス速度情報のときの単位時間当たりの読み出しデータ量（ＭｉＢ／ｓ）を求めた図（グラフ）である。シーケンスリードの場合の本実施形態では、トータル時間計算手段１２０は、上記メモリチップのバスに関し、複数の速度情報を保持している。例えば、図１０に示されるように、５５０、６００、・・・、９５０（Ｍbps）を備えている。本実施形態では、トータル時間計算手段１２０は、得られた上記トータル時間ｔｏｔａｌ－Ｔと上記速度情報に基づき単位時間当たりの読み出しデータ量を求めて出力するようにしても良い。

上記の図４に示したスペックパラメータを用いて実現されたｔｏｔａｌ－Ｔを、図１０においてはＮＡＮＤ処理時間と称し、４０μｓとする。図４とは別の２通りのスペックパラメータ（図示せず）を用いてシミュレーションされたｔｏｔａｌ－ＴであるＮＡＮＤ処理時間が、５０μｓと６０μｓのＮＡＮＤが設計されており、上記速度情報を用いて、それぞれのバス速度情報のときの単位時間当たりの読み出しデータ量（ＭｉＢ／ｓ）を求める。このように２チャネルで１チャネル当り２チャネルのＮＡＮＤをシミュレーションした結果を図（グラフ）を図１０（Ａ）に示す。

図１０（Ｂ）は、２チャネルを有し、１チャネル当たり４チップが接続されているＮＡＮＤについて図示しないスペックパラメータを用いてシミュレーションを行った結果を示し、図１０（Ｃ）は、４チャネルを有し、１チャネル当たり４チップが接続されているＮＡＮＤについて図示しないスペックパラメータを用いてシミュレーションを行った結果を示す。目標性能を２４００（ＭｉＢ／ｓ）とした場合、コストパフォーマンスを考慮して、図１０（Ａ）に示すように、２チャネルを有し、１チャネル当たり２チップが接続されているＮＡＮＤであって、ＮＡＮＤ処理時間が４０μｓ、バス速度が８００Ｍｂｐｓのものが最適であると結論できた。

図８のフローチャートにおけるステップＳ１２において、ランダムリードが設定されていることが検出されると、ステップＳ２１のランダムリード処理へ進む。ランダムリード処理に入ると、ランダムなアドレスのデータを読み出すための準備が行われることになる。

本実施形態では、以下に詳述するステップＳ２１のランダムリード処理において、ＣＰＵ１００は、コントローラ２１のファームウエア２２として、このランダムリード動作をシミュレートプログラムで実現する際に、ｒａｎｄ関数を用いて読み出し動作を実行している。即ち、ＣＰＵ１００がホスト装置１０としてランダムリードするときに発行するアドレスをランダムなアドレスとするために、ｒａｎｄ関数を用いる。ｒａｎｄ関数は、ランダムな数字を返す（発生する）公知の関数である。ＣＰＵ１００は、コントローラ２１のファームウエア２２として、係るｒａｎｄ関数を用いて、ｒａｎｄ関数により返された（発生された）数値をアドレスとして配置することにより、ランダムなアドレスの配置を得て（Ｓ２１）、ランダムリードを実行する。即ち、Ｒａｎｄ関数はランダムな値(アドレス)を返す一方、ランダムリードはランダムなアドレスを用いてメモリを読むものであるから、ランダム数値を使用する点で同じであるため、Ｒａｎｄ関数を用いることは有効な手段である。また、本実施形態において使用した関数がＳｒａｎｄ関数ではなく、Ｒａｎｄ関数である理由は、Ｓｒａｎｄ関数は同じシード値では毎回同じパターンで値を返すため、ランダムリードのように毎回異なるアドレスを読む動作のシミュレーションには適していないのに対し、Ｒａｎｄ関数は、シードが同じであっても毎回異なる値を返すため、ランダムリードと同じ動作を実現可能なためである。

ステップＳ２１が終了すると、ステップＳ２２へ進み、ＣＰＵ１００はコントローラ２１のファームウエア２２として、コマンドの解析とアクセス先の特定を行う（Ｓ２２）。このときには、シーケンシャルリードと同じように、図９においては、ファームウエアＦＷの欄に、解析結果Ｒ１、Ｒ２、・・・と、アクセス先ＡＤ１、ＡＤ２、・・・が並ぶことになる。この解析とアクセス先特定までに要する時間を、５０００＋３０００［ｎｓ］と設定した（図４のＭＣＰＵ＿ＣＯＮＦ）。

ステップＳ２２の処理が終了すると、ランダム配置されたアドレスに応じたＮＡＮＤ制御（データ読み出しとデータ転送）に移行する（Ｓ２３）。すなわち、ランダム配置された論理アドレスをアドレス変換テーブルを用いて変換して得られる物理アドレスに応じて、データの読み出し動作が実行される。

既に、各メモリセルへ延びるビット線ＢＬ及びワード線ＷＬに関する説明に用いた図５を用い、ランダムリードを実行する際の動作を説明する。ホストコンピュータであるホスト装置１０から発行された読み出しコマンドに設定されているＳＥＱ＿ＭＯＤＥが０である場合には、“ランダムリード”が選択される。この場合に、読み出そうとするアドレスがメモリ（Ｍ１）→メモリ（Ｍ２）→メモリ（Ｍ３）の順に発行されていたものとすると、コントローラ２１のファームウエア２２は、ドライバ２０６－１～２０６－４とセンスアンプ２０７－１～２０７－４を制御して、例えば、メモリ（Ｍ２）→メモリ（Ｍ３）→メモリ（Ｍ１）とランダムな順に読み出し動作を実行する。また、ランダムな読み出しは、フラッシュメモリ２０８－１～２０８－４をランダムに読み出すものであってもよい。この場合、読み出そうとするフラッシュメモリに対応してドライバ２０６－１～２０６－４の対応の１つを、センスアンプ２０７－１～２０７－４の対応の１つを、その都度動作させて読み出し動作を実行する。

このようなランダムリードにおいて、例えば、フラッシュメモリ２０８－１におけるメモリからの読み出し動作が連続する場合には、読み出し状態のワード線ＷＬと非読み出し状態のワード線ＷＬがその都度切り換るため、ワード線ＷＬの電位が所望の値に達するまでの電圧切換に時間を要する。更に、読み出しが例えば、フラッシュメモリ２０８－１→フラッシュメモリ２０８－３と移動した場合に、フラッシュメモリ２０８－１に対応するドライバ２０６－１のワード線ＷＬ電位をゼロにし、フラッシュメモリ２０８－３に対応するドライバ２０６－３のワード線ＷＬ電位を上昇させる必要があることから理解できるように、フラッシュメモリ２０８－１～２０８－４の切換動作に起因してＮａｎｄフラッシュが読み出し動作に入るまでの時間が異なる。

しかし、本実施形態に係るメモリ性能測定シミュレーション装置では、アッパーページ、ミドルページ、ロウページの各読み出し時間ＴＲ＿ＵＰＰ、ＴＲ＿ＭＩＤ、ＴＲ＿ＬＯＷのスペックパラメータについて、これらの平均値＝６００００を上記アッパーページ、上記ミドルページ、上記ロウページ、の読み出し時間のスペックパラメータとして用いるので、この誤差を吸収することができる。このステップＳ２３の処理によって、図９においては、ハードウエアＨＷの欄に、ＮＡＮＤ制御結果のメモリアクセスＡＣＣＥ、・・・と表わされる処理が進行し、その下欄にデータ読み出し及びデータ転送ＤＲ、・・・と表わされる処理が並ぶことになる。

ステップＳ２３が終了すると、ホストコンピュータであるホスト装置１０へデータが出力される（Ｓ１５）。図９においては、ハードウエアＨＷの欄に、ホスト装置へのデータ出力Ｄ１１、Ｄ１２、・・・、Ｄ４４と表わされるデータ列が表示される。ステップＳ１５の次に、ＣＰＵ１００はトータル時間計算手段１２０としてホストコンピュータであるホスト装置１０からコマンドが発せられてからメモリチップに記憶されているデータを読み出し完了までの時間を足し合わせてデータ読み出しまでのトータル時間として出力する（Ｓ１６）。即ち、図９のトータル時間ｔｏｔａｌ－Ｔが出力される。

このランダムリードの場合においても、シーケンスリードの場合と同様に、トータル時間ｔｏｔａｌ－ＴをＮＡＮＤ処理時間とし、バス速度情報を５５０、６００、・・・、９５０（Ｍbps）として、これらに基づき単位時間当たりの読み出しデータ量を求めて出力するようにしても良い。本実施形態では、図４に示したスペックパラメータを用いてランダムリードの場合のシミュレーションを行うように説明したが、実際には、アッパーページ、ミドルページ、ロウページの各読み出し時間ＴＲ＿ＵＰＰ、ＴＲ＿ＭＩＤ、ＴＲ＿ＬＯＷのスペックパラメータがシーケンスリードの場合とは異なるものであっても良く、このようなスペックパラメータを用いてランダムリードの場合の単位時間当たりの読み出しデータ量を求めて出力することができることは言うまでもない。

図１１は、本実施形態による見積り精度と、机上計算による見積り精度と、過去の製品の実機による見積り精度と、ＲＴＬによる見積り精度を、過去の製品の実機による見積り精度を１００％としてグラフ化して示した図である。この図から明らかな通り、本シミュレータでは精度が１１１％(誤差１１％)となり、過去の測定方法の机上計算(誤差３３％)と比べて精度が改善されていることが判る。見積りの対象の性能は、トータル時間や図１０に示した単位時間当たりの読み出しデータ量である。本実施形態では、メモリ性能測定の各処理が想定スペック通りに「実行されたもの」とし、与えられたスペックパラメータの実行時間を積み上げる手法を採用しているので、『実機』を用いて性能を求める場合に比べて実行時間・精度は多少劣るものの、性能を見積る上では支障のないレベルとなっていることが判る。

本発明に係る複数の実施形態を説明したが、これらの実施形態は例として提示するものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ ホスト装置、１１-１４ メモリチップ、２０ ＵＦＳ－ＮＡＮＤ部、２１ コントローラ、２２ ファームウエア、２３ ハードウエア、１００ ＣＰＵ、１０１ バス、１０２ ＲＡＭ、１０３ ＲＯＭ、１０４ 入出力部、１０５ 表示装置、１１０ シミュレーション手段、１２０ トータル時間計算手段、１３０ 読み出し時間シミュレーション手段、２０１ メモリコントローラ、２０２ Ｉ／Ｏインタフェース、２０３ バッファ、２０４ アドレス変換テーブル、２０５ 電圧出力部、２０６－１～２０６－４ ドライバ、２０７－１～２０７－４ センスアンプ、２０８－１～２０８－４ フラッシュメモリ

Claims (8)

1. ホストコンピュータから発したコマンドによって、メモリチップに記憶されているデータを読み出し、読み出しが完了するまでのメモリにおける処理を模擬するシミュレーション手段を有し、前記読み出しが完了までに要する時間を求めるメモリ性能測定シミュレーション装置において、
   前記ホストコンピュータがコマンドの発行処理に要する時間であるコマンド発行時間と、このコマンドを受けたコントローラがコマンドを解析処理する時間であるコマンド解析時間と、コマンドに基づきメモリのアクセス先を特定する処理による特定までの時間であるアクセス先特定時間と、前記コマンドの解析結果に基づき前記アクセス先へアクセスしデータを読み出し前記ホストコンピュータへ出力するまでの処理の時間である読み出し時間とが含まれるスペックパラメータが与えられ、前記シミュレーション手段により前記メモリチップに記憶されているデータが読み出し完了となるまでのシミュレーション処理を監視し、監視したシミュレーション処理について、前記スペックパラメータに基づき各処理に対応する時間を得て足し合わせてデータ読み出しまでのトータル時間として出力するトータル時間計算手段を備えることを特徴とするメモリ性能測定シミュレーション装置。
2. ランダムリードの場合にｒａｎｄ関数を用いてランダムなアドレスを前記コントローラが作り出し出力して、読み出しシミュレーションを行う読み出し時間シミュレーション手段を備え、
   前記トータル時間計算手段は、前記読み出し時間シミュレーション手段により得られた時間を読み出し時間として用いることを特徴とする請求項１に記載のメモリ性能測定シミュレーション装置。
3. 前記メモリチップはＮＡＮＤメモリのメモリチップであり、メモリセルが８値のトリプルレベルセルである場合に、
   前記読み出し時間シミュレーション手段は、前記メモリセルの、アッパーページ、ミドルページ、ロウページの各読み出し時間のスペックパラメータについて、これらの平均値を前記アッパーページ、前記ミドルページ、前記ロウページ、の読み出し時間のスペックパラメータとして用いることを特徴とする請求項１または２に記載のメモリ性能測定シミュレーション装置。
4. トータル時間計算手段は、前記メモリチップのバスに関し、複数の速度情報を保持しており、得られた前記トータル時間と前記速度情報に基づき単位時間当たりの読み出しデータ量を求めて出力することを特徴とする請求項１乃至３のいずれか１項に記載のメモリ性能測定シミュレーション装置。
5. コンピュータを、
   ホストコンピュータから発したコマンドによって、メモリチップに記憶されているデータを読み出し、完了するまでのメモリにおける処理を模擬するシミュレーション手段、
   前記ホストコンピュータがコマンドの発行処理に要する時間であるコマンド発行時間と、このコマンドを受けたコントローラがコマンドを解析処理する時間であるコマンド解析時間と、コマンドに基づきメモリのアクセス先を特定する処理による特定までの時間であるアクセス先特定時間と、前記コマンドの解析結果に基づき前記アクセス先へアクセスしデータを読み出し前記ホストコンピュータへ出力するまでの処理の時間である読み出し時間とが含まれるスペックパラメータが与えられ、前記シミュレーション手段により前記メモリチップに記憶されているデータが読み出し完了となるまでのシミュレーション処理を監視し、監視したシミュレーション処理について、前記スペックパラメータに基づき各処理に対応する時間を得て足し合わせてデータ読み出しまでのトータル時間として出力するトータル時間計算手段、
   として機能させ、
   前記コンピュータを前記トータル時間計算手段として、前記読み出し完了までに要する時間を求めるように機能させることを特徴とするメモリ性能測定シミュレーション用プログラム。
6. 前記コンピュータを、ランダムリードの場合にｒａｎｄ関数を用いてランダムなアドレスを前記コントローラが作り出し出力して、読み出しシミュレーションを行う読み出し時間シミュレーション手段として機能させ、
   前記コンピュータを前記トータル時間計算手段として、前記読み出し時間シミュレーション手段により得られた時間を読み出し時間として用いるように機能させることを特徴とする請求項５に記載のメモリ性能測定シミュレーション用プログラム。
7. 前記メモリチップはＮＡＮＤメモリのメモリチップであり、メモリセルが８値のトリプルレベルセルである場合に、
   前記コンピュータを前記読み出し時間シミュレーション手段を、前記メモリセルの、アッパーページ、ミドルページ、ロウページの各読み出し時間のスペックパラメータについて、これらの平均値を前記アッパーページ、前記ミドルページ、前記ロウページ、の読み出し時間のスペックパラメータとして用いるように機能させることを特徴とする請求項５または６に記載のメモリ性能測定シミュレーション用プログラム。
8. 前記コンピュータをトータル時間計算手段として、前記メモリチップのバスに関し、複数の速度情報を保持しており、得られた前記トータル時間と前記速度情報に基づき単位時間当たりの読み出しデータ量を求めて出力するように機能させることを特徴とする請求項５乃至７のいずれか１項に記載のメモリ性能測定シミュレーション用プログラム。

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