JPH1173329A

JPH1173329A - ソフトウエア開発支援システム

Info

Publication number: JPH1173329A
Application number: JP10013878A
Authority: JP
Inventors: Shintaro Tsubata; 真太郎津幡
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-06-24
Filing date: 1998-01-27
Publication date: 1999-03-16

Abstract

(57)【要約】【課題】キャッシュメモリへのアクセスの状況を高級言
語レベルで検出し、キャッシュメモリのヒット率が向上
するようにシンボルの割付情報を生成することにより、
キャッシュメモリ塔載プロセッサ上のプログラム開発を
支援するソフトウエア開発支援システムを提供する。【解決手段】プロセッサの動作をシミュレーションす
るシミュレータ２０２と、キャッシュメモリへのアクセ
スに関する情報を採取するキャッシュアクセス情報採取
部２０７と、プログラムのシンボル情報を管理するシン
ボル情報管理部２０６と、プログラムのシンボルの配置
を変更するためのシンボル配置変更情報を生成するシン
ボル配置変更情報生成部２０８とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、キャッシュメモ
リを塔載するプロセッサ上で実行されるプログラムの開
発を支援するソフトウエア開発支援システムに関するも
のである。

【０００２】

【従来の技術】近年の電子技術の発展により、家電機器
などの組み込み機器においてもマイクロコンピュータな
どプロセッサを組み込み、プログラム開発を伴った機器
開発が行われている。加えて、組み込み機器の高機能化
に伴い、プログラムが大規模になり、プログラムの開発
および保守の効率化のため、Ｃ言語など高級言語による
プログラム開発が行われている。

【０００３】また、プログラムの大規模化に従い、大容
量のメモリがプログラムのコード格納やデータ格納のた
めに必要とされている。さらに、プログラムの処理の高
速化のため、メモリアクセスを高速にするキャッシュメ
モリ塔載のプロセッサが組み込み機器に用いられてい
る。図３に、キャッシュメモリ塔載のプロセッサのシス
テム構成の一例を示す。図３において、点線で囲まれた
部分がプロセッサであり、６０１はＣＰＵ（中央演算装
置）であり各種演算を行う。６０２は、プロセッサの外
部に存在する主記憶装置であり、プログラム実行コード
（オブジェクトコード）およびデータを記憶する。６０
３はキャッシュメモリであり、主記憶装置へのアクセス
を高速化するために機能する。６０４はバスであり、こ
のバスを用いて、ＣＰＵ６０１、主記憶装置６０２、キ
ャッシュメモリ６０３の間でデータが転送される。

【０００４】このようなプロセッサにおける、キャッシ
ュメモリの機能について説明する。主記憶装置６０２上
のアドレスに対する読込みアクセスの場合には、そのア
ドレスおよびそのデータがキャッシュメモリ６０３の対
応するアドレス上に登録されていれば（キャッシュヒッ
トと呼ぶ）、そのキャッシュメモリ６０３上のデータが
参照され、そのアクセスが高速に実行される。

【０００５】また、アドレスおよびデータがキャッシュ
メモリ６０３上に未登録であれば（キャッシュミス）、
主記憶装置６０２上のデータが読込まれると同時に、ア
ドレスとデータがキャッシュメモリ６０３上に登録され
る。この場合のアクセス時間は、はキャッシュヒット時
に比べて大きい。同様に、主記憶装置６０２上のアドレ
スに対する書きこみアクセスの場合は、そのアドレスお
よびそのデータがキャッシュメモリ６０３の対応するア
ドレス上に登録されていれば（キャッシュヒット）、そ
のキャッシュメモリ６０３上のデータのみが更新される
ことにより、そのアクセスが高速に実行される。

【０００６】また、そのアドレスおよびデータがキャッ
シュメモリ６０３上に未登録であれば（キャッシュミ
ス）、主記憶装置６０２上のデータおよびそのアドレス
とデータがキャッシュメモリ６０３上に登録されると同
時にキャッシュメモリ６０３上のデータのみが更新され
る。この場合のアクセス時間は、キャッシュヒット時に
比べて大きい。

【０００７】なお、主記憶装置上のアドレスとキャッシ
ュメモリ上への対応づけの方式には、主記憶装置上の１
つのアドレスに１つのキャッシュメモリ上のアドレスが
対応づくダイレクトマップ方式や、２つのキャッシュメ
モリ上のアドレスが対応づく２ウエイセットアソシエイ
ティブ方式など幾つかの方式がある。また、キャッシュ
メモリの方式によってキャッシュメモリへの書きこみと
同時につねに主記憶装置上へも書きこみが行われる方式
（ライトスルー方式）もある。

【０００８】以上説明したようなキャッシュメモリ６０
３を塔載したプロセッサにおいて、実行されるプログラ
ムの性能評価および性能向上は、プログラム実行時のキ
ャッシュヒット、キャッシュミスの状況を考慮し行う必
要がある。加えて、組み込み機器開発においては、リア
ルタイム応用など高速処理実現と低コスト実現の両立が
求められ、より正確な性能評価およびそれに基いた性能
向上が求められる。

【０００９】しかし、従来は、性能評価として、実機で
の実行時間の測定や、またシミュレーションによるサイ
クル数の見積もりなどが行われてきた。また、キャッシ
ュ塔載のプロセッサを対象とする場合は、性能評価の指
標としてキャッシュのヒット率つまりアクセス回数に対
するキャッシュヒットの比率が専ら用いられてきた。

【００１０】このような性能評価を行い、速度要求を満
していないプログラムのサブルーチンなど特定部分につ
いては、利用者がプログラムを変更し、速度の改善を図
ってきた。プログラム変更の一つの方法は、キャッシュ
ヒット率を向上させ、メモリアクセスの速度を向上させ
ることであり、例えば、キャッシュヒット率が向上する
ように、プログラムで使用するデータの割付けアドレス
を変更することである。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
方法においてキャッシュヒット率だけではその詳細な状
況は判らず、また、シミュレーションにおけるプログラ
ム動作のトレース結果では、トレースされる対象がアド
レスだけであり、実際に利用者が変更する対象である高
級言語レベルのプログラムには対応しておらず、性能向
上のためのプログラム変更が困難であるという問題を有
していた。

【００１２】この発明は、上記の課題に鑑み、キャッシ
ュメモリへのアクセスの状況を高級言語レベルで検出
し、キャッシュメモリのヒット率が向上するようにシン
ボルの割付情報を生成することにより、キャッシュメモ
リ塔載プロセッサ上のプログラム開発を支援するソフト
ウエア開発支援システムを提供することを目的とする。
また、キャッシュミスの分類の１つとして、キャッシュ
メモリの１つのエントリに複数の主記憶上のブロック
（アドレス）が対応するために起因する競合性ミスがあ
る。このキャッシュミスは、複数の主記憶上のブロック
が１つのエントリに対応づかないようにプログラムを変
更してやれば解決できる可能性があるキャッシュミスで
ある。

【００１３】この発明は、したがって上記の課題に鑑
み、キャッシュミスのうち特に競合性ミスを検出し競合
しているシンボルを競合しないようにシンボルの割付情
報を生成することにより、キャッシュメモリ塔載プロセ
ッサ上のプログラム開発を支援するソフトウエア開発支
援システムを提供することを目的とする。さらにこの発
明は、上記の課題に鑑み、キャッシュメモリへのアクセ
スの状況を高級言語レベルで利用者に表示し、キャッシ
ュメモリ搭載プロセッサ上のプログラムを支援するソフ
トウエア開発支援システムを提供することを目的とす
る。

【００１４】

【課題を解決するための手段】請求項１記載のソフトウ
エア開発支援システムは、キャッシュメモリを塔載する
プロセッサ上で実行されるプログラムのソフトウエア開
発支援システムであって、プロセッサの動作をシミュレ
ーションするシミュレーション手段と、このシミュレー
ション手段からキャッシュメモリへのアクセスに関する
情報を採取するキャッシュアクセス情報採取手段と、プ
ログラムのシンボル情報を管理するシンボル情報管理手
段と、プログラムのシンボルの配置を変更するためのシ
ンボル配置変更情報を生成するシンボル配置変更情報生
成手段とを備えたものである。

【００１５】請求項１記載のソフトウエア開発支援シス
テムによれば、キャッシュアクセス情報採取手段で採取
された情報と、シンボル情報管理手段で管理されている
シンボル情報から、プログラムのメモリアクセス時の速
度が高速になるようにシンボルの配置を変更するための
シンボルの配置変更情報を生成することができる。これ
により、キャッシュメモリへのアクセスの状況が対象プ
ログラムが記述される高級言語レベルで検知可能とな
り、アクセス速度を低下させるシンボルの配置を変更
し、プログラムの実行性能を向上させることが可能とな
る。

【００１６】請求項２記載のソフトウエア支援開発シス
テムは、請求項１において、キャッシュアクセス情報採
取手段が、キャッシュメモリでのエントリの競合性ミス
に関する情報を採取するものである。請求項２記載のソ
フトウエア支援開発システムによれば、請求項１と同様
な効果のほか、キャッシュアクセス情報採取手段で採取
された情報からキャッシュ競合性ミスを検出し、シンボ
ル情報と関連づけて、シンボルの配置変更情報をシンボ
ル配置変更情報生成手段で生成することができる。これ
により、キャッシュメモリ塔載のプログラムを開発する
際に、キャッシュメモリへのアクセスの状況特に競合性
ミスをシンボルレベルないし高級言語レベルで検出し、
キャッシュメモリで競合性ミスが発生するシンボルの配
置を変更する情報を生成するなど、その競合を解消する
ためにシンボルの配置を変更することが容易にでき、プ
ログラム開発の効率化が図れる。

【００１７】請求項３記載のソフトウエア支援開発シス
テムは、請求項１または請求項２において、シンボル配
置変更情報生成手段が、キャッシュメモリでのエントリ
の競合性ミスを低減するための情報を生成するものであ
る。請求項３記載のソフトウエア支援開発システムによ
れば、請求項１または請求項２と同様な効果のほか、競
合性のキャッシュミスが発生したシンボルをキャッシュ
されていない空のエントリに対応するアドレスに変更す
るための情報を生成するなど、キャッシュメモリの競合
性ミスを低減させるようなシンボルの配置変更情報が生
成でき、より一層のプログラムの性能向上を図れる。

【００１８】請求項４記載のソフトウエア支援開発シス
テムは、キャッシュメモリを塔載するプロセッサ上で実
行されるプログラムのソフトウエア開発支援システムで
あって、プロセッサの動作をシミュレーションするシミ
ュレーション手段と、このシミュレーション手段からキ
ャッシュメモリへのアクセスに関する情報を採取するキ
ャッシュアクセス情報採取手段と、プログラムのシンボ
ル情報を管理するシンボル情報管理手段と、シンボル情
報を用いてキャッシュアクセスの情報を表示する表示手
段とを備えたものである。

【００１９】請求項４記載のソフトウエア支援開発シス
テムによれば、キャッシュアクセス情報採取手段で採取
された情報と、シンボル情報管理手段で管理されている
シンボル情報を表示手段により関連付けて表示すること
ができるので、キャッシュメモリへのアクセスの状況
が、対象プログラムが記述される高級言語レベルで表示
可能となり、評価性能に基いたプログラムの変更が容易
になる。したがって、キャッシュメモリ搭載のプログラ
ムを開発し評価する際に、キャッシュメモリへのアクセ
ス状況を高級言語レベルで知ることができ、プログラム
開発の効率化が図れる。

【００２０】請求項５記載のソフトウエア支援開発シス
テムは、請求項４において、キャッシュアクセス情報採
取手段が、アクセス対象のアドレスおよびアクセス時の
プログラムカウンタ値、スタックポインタ値ならびにア
クセスがヒットかどうかの情報を採取するものである。
請求項５記載のソフトウエア支援開発システムによれ
ば、請求項４と同様な効果がある。

【００２１】請求項６記載のソフトウエア支援開発シス
テムは、請求項４または請求項５において、表示手段
が、キャッシュメモリでのエントリ別に分類して表示す
るものである。請求項６記載のソフトウエア支援開発シ
ステムによれば、請求項４または請求項５と同様な効果
がある。

【００２２】

【発明の実施の形態】以下、この発明の実施の形態につ
いて説明する。この発明の第１の実施の形態を図１から
図１６により説明する。図１は、この発明の第１の実施
の形態におけるソフトウエア開発支援システムに適用さ
れるシステムの一例であり、高級言語によるソフトウエ
ア開発およびそのシミュレーション、ならびにデバッグ
に係る全体的なシステムである。

【００２３】図１において、１０５は、開発の対象とな
るアプリケーションを高級言語で記述したソースプログ
ラムである。１０１はコンパイラであり、ソースプログ
ラム１０５を入力し、対象とするプロセッサに対応した
オブジェクトコード１０６と、デバッグ情報１０７を出
力する。

【００２４】１０２は、ソフトウエア開発支援システム
であり、デバッガ１０３と、対象プロセッサの動作をシ
ミュレーションするシミュレーション手段であるシミュ
レータ１０４とから構成される。開発支援システム１０
２は、オブジェクトコード１０６とデバッグ情報１０７
を入力し、アプリケーションのシミュレーションおよび
高級言語レベルでのデバッグを実現する。

【００２５】図９に、開発支援システム１０２が対象と
するプロセッサの構成図を示す。図９は図３と比べて、
キャッシュメモリが命令キャッシュメモリ１３０３とデ
ータキャッシュメモリ１３０４に別れている点が異な
る。よって、命令キャッシュメモリ１３０３とデータキ
ャッシュメモリ１３０４についてのみ説明する。命令キ
ャッシュメモリ１３０３は、命令の読込み動作（フェッ
チ動作）時に、用いられるキャッシュメモリであり、デ
ータキャッシュメモリ１３０４は、データの読込み動作
（データリード動作）時とデータの書きこみ動作（デー
タライト動作）時に用いられるキャッシュメモリであ
る。

【００２６】また、命令キャッシュメモリ１３０３は、
内部にタグアレイ１３０６およびデータアレイ１３０７
を備え、同様にデータキャッシュメモリ１３０４は、タ
グアレイ１３０８とデータアレイ１３０９を備える。タ
グアレイ１３０６、１３０８は、主記憶装置１３０２上
のアドレスとキャッシュメモリのデータアレイ１３０
７、１３０９上のアドレスを対応付けるタグ情報を保持
する。また、データアレイ１３０７、１３０９は、上記
のように対応付けられたデータの内容自体を保持する。

【００２７】図４は、プロセッサのＣＰＵの構成ととも
に、メモリとの関係を示す。図４において、７０１はＣ
ＰＵであり、プログラム実行時に主にデータを格納する
データレジスタ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）７０３、７
０４、７０５、７０６と、主にアドレスを格納するアド
レスレジスタ（Ａ０、Ａ１、Ａ２、Ａ３）７０７、７０
８、７０９、７１０と、演算結果フラグを格納するプロ
セッサ状態語レジスタ（ＰＳＷ）７１１と、プログラム
実行アドレスを指し示すプログラムカウンタレジスタ
（ＰＣ）と、スタック領域のアドレスを指し示すスタッ
クポインタレジスタ（ＳＰ）と、各種演算を行う演算器
７１４から構成される。

【００２８】７０２は、メモリ領域の概念図である。７
０２に示すように、メモリ領域は、プログラム自体であ
る実行コードを格納する実行コード格納領域７１５と、
主にグローバルなデータを格納するデータ領域７１６
と、主にローカルなデータを格納するスタック領域７１
７から構成される。このメモリ領域には、すべてアドレ
スが割振られ、ＣＰＵ７０１からはアドレスによりアク
セスが行われる。この構成において、プロセッサは、
実行コード格納領域７１５に格納されている命令を読込
み、読込んだ命令に従って各種レジスタあるいはメモリ
上のデータを用いて演算を行う。

【００２９】このようなプロセッサでは、プロセッサ
（ＣＰＵ）とメモリ（主記憶）の間のデータの転送は、
（１）メモリからプロセッサへの命令の読込み（フェッ
チ）、（２）メモリからプロセッサへのデータの読込み
（データリード）、（３）プロセッサからメモリへのデ
ータの書きこみ（データライト）の３種類に区分され
る。

【００３０】表１に、ソースプログラムの一例を示す。

【００３１】

【表１】

【００３２】表１に示すソースプログラムは、高級言語
の一つであるＣ言語によって記述されている。なお、表
１において、各行の左端の『数字：』は、説明のために
付与した行番号である。表１のソースプログラムにおい
て、１行目は、グローバル変数でｉｎｔ（整数）型変数
ｘとｙの宣言を示す。３行目から１０行目までが、関数
ｍａｉｎの定義部分である。関数ｍａｉｎでは、４行目
に示すように、ローカル変数でｉｎｔ（整数）型変数ｉ
を用いて、６行目から９行目に示すように、変数ｉを０
から９９まで増加させて、７、８行目に示す演算を繰り
返し行う処理が記述されている。

【００３３】表２に、オブジェクトコードに対応するア
センブラ記述による説明図を示す。オブジェクトコード
は、対象とするプロセッサの機械語命令で表現され、ア
ドレスとそのアドレスに格納する値が情報として記述さ
れる。

【００３４】

【表２】

【００３５】表２では、説明のため機械語命令と対応す
るアセンブラ記述を示しているが、本質的には前記の２
つは同一の情報を表現する。また、全ての機械語命令
は、４バイトの長さのビットパターンである。なお、表
２において、各行の左端の『数字：』は、説明のために
付与した行番号であり、左端２番目の１６進数による表
記は、その命令あるいはデータが格納されるアドレスを
示す。例えば、３行目の命令『ａｄｄ −４，ＳＰ』に
対応するオブジェクトコードは、アドレス０ｘ１００番
地に格納され、３３行目に示すデータｘに対応するデー
タは、アドレス０ｘ４００番地に格納される。

【００３６】表２において、１行目から３０行目まで
は、実行コード部分である。１行目は、アセンブラ記述
での擬似命令であり、１行目に続く部分が実行コードで
あることを示す。また、３３行目から３５行目は、デー
タ領域部分であり、３３行目は、以下に続く部分がデー
タ領域であることを示すアセンブラ擬似命令である。３
４行目は、アドレス０ｘ４００番地以降に４バイト分の
領域を割当ることを示す。同様に、３５行目は、アドレ
ス０ｘ４１０番地以降に４バイト分の領域を割当ること
を示す。

【００３７】後述するシンボル情報によって、アドレス
０ｘ１００番地がＣ言語プログラム上の関数ｍａｉｎの
先頭番地に対応付けられ、また、アドレス０ｘ４００番
地が変数ｘに、同様にアドレス０ｘ４１０番地が変数ｙ
に対応付けられる。下記に３行目から３０行目に記述さ
れている実行コードで用いられているアセンブラ記述と
プロセッサの命令の対応を示す。

【００３８】（１）ａｄｄ『加算データ』，『被加算
データ』『加算データ』で示されるレジスタあるいはメモリの内
容あるいは即値を『被加算データ』で示されるレジスタ
の内容に加算して、結果を『被加算データ』で示される
レジスタに格納する。例えば、３行目の記述は、即値−
４をスタックポインタレジスタ（ＳＰ）の内容に加算し
て、加算結果をスタックポインタレジスタに格納する命
令である。また、１８行目の記述は、データレジスタＤ
０の内容をデータレジスタＤ１の内容に加算して、加算
結果をデータレジスタＤ１へ格納する命令である。

【００３９】（２）ｃｌｒ『対象レジスタ』『対象レジスタ』で示されるレジスタの内容を値０にす
る。例えば、４行目の記述は、データレジスタＤ０の内
容を０にする命令である。（３）ｉｎｃ『対象レジスタ』『対象レジスタ』で示されるレジスタの内容を１増加し
て格納する。例えば、２２行目の記述は、データレジス
タＤ０の内容を１増加して格納する命令である。

【００４０】（３）ｓｕｂ『減算データ』，『被減算
データ』『減算データ』で示されるレジスタあるいはメモリの内
容あるいは即値を『被減算データ』で示されるレジスタ
の内容から減算して、結果を『被減算データ』で示され
るレジスタに格納する。例えば、１４行目の記述は、デ
ータレジスタＤ１の内容をデータレジスタＤ０の内容か
ら減算して、減算結果をデータレジスタＤ０に格納する
命令である。

【００４１】（４）ｃｍｐ『減算データ』，『被減算
データ』『減算データ』で示されるレジスタあるいはメモリの内
容あるいは即値を『被減算データ』で示されるレジスタ
の内容から減算して、結果のフラグ（結果が正である、
結果が負である、結果が０である）をプロセッサ状態語
レジスタＰＳＷに反映する。ｓｕｂ命令と異なり、減算
結果は、レジスタには格納されない。例えば、２６行目
の記述は、データレジスタＤ０から即値１００を減算し
て、その結果フラグをプロセッサ状態語レジスタＰＳＷ
に反映する命令である。

【００４２】（５）ｍｏｖ『転送元データ』，『転送
先データ』『転送元データ』で示されるレジスタあるいはメモリの
内容あるいは即値を『転送先データ』で示されるレジス
タあるいはメモリへ転送する。例えば、５行目の記述
は、データレジスタＤ０の内容をアドレス０ｘ４１０番
地から始まる１ワード（４バイト）分のメモリ上の領域
に転送する命令である。また、例えば、１０行目の記述
は、スタックポインタレジスタＳＰの内容が指し示すメ
モリ上の１ワード分の領域の内容を、データレジスタＤ
０へ格納する命令である。

【００４３】（６）ｊｍｐ『ジャンプ先』『ジャンプ先』で示されるアドレスへ、プログラム実行
の制御を変更する。例えば、８行目の記述は、０ｘ１５
０番地（２５行目）にプログラム実行の制御を変更する
命令である。なお、このようなジャンプ命令以外は、プ
ログラム実行は逐次的に行われる。例えば、０ｘ１００
番地（３行目）の命令の次は０ｘ１０４番地（４行目）
の命令が実行される。

【００４４】（７）ｍｕｌ『乗算データ』，『被乗算デ
ータ』『乗算データ』で示されるレジスタの内容を、『被乗算
データ』で示されるレジスタの内容に乗じて、乗算結果
を『被乗算データ』で示されるレジスタに格納する。例
えば、１２行目の記述は、データレジスタＤ１の内容を
データレジスタＤ０の内容に乗算して、その乗算結果を
データレジスタＤ０に格納する命令である。

【００４５】（８）ｂｇｅ『ジャンプ先』プロセッサ状態語レジスタのフラグが正あるいは０の場
合に、『ジャンプ先』で示されるアドレスへ、プログラ
ム実行の制御を変更する。例えば、２７行目の記述は、
フラグが正あるいは０の場合に、０ｘ１６０番地（３０
行目）にプログラム実行の制御を変更する命令である。

【００４６】（９）ｒｅｔサブルーチン呼び出し元へプログラムの制御を変更す
る。しかし、オブジェクトコードには、前記に説明した
ようなＣ言語での関数あるいは変数との対応付けの情報
はなく、実際には次に説明するシンボル情報で示され
る。表３に、デバッグ情報の一例であるシンボル情報を
示す。

【００４７】

【表３】

【００４８】なお、表３において、各行の左端の『数
字：』は、説明のために付与した行番号である。シンボ
ル情報では、高級言語上の変数名や関数名などシンボル
とオブジェクトコード上でのアドレスとの対応付けを行
う情報である。表３において、１行目から６行目では、
シンボル″ｍａｉｎ″が関数であり、その開始アドレス
が０ｘ１００番地であり、関数の引数および戻り値がｖ
ｏｉｄ型であり、加えて関数ｍａｉｎ内のローカル変数
ｉがスタックポインタ（ＳＰ）レジスタが指すアドレス
に割付られており、その型がｉｎｔ（整数）型であるこ
とを示している。

【００４９】また、９行目から１１行目までには、シン
ボル″ｘ″がグローバル変数であり、その開始アドレス
が０ｘ４００番地であり、その型がｉｎｔ（整数）型で
あることを示している。同様に、１３行目から１５行目
では、シンボル″ｙ″がグローバル変数であり、その開
始アドレスが０ｘ４１０番地であり、その型がｉｎｔ
（整数）型であることを示している。

【００５０】図２に、前記開発支援システム１０２の構
成の一例を示す。図２において、２０１はデバッガ１０
３であり、デバッグ操作処理部２０３、実行制御部２０
４、オブジェクトコード管理部２０５、シンボル情報管
理手段であるシンボル情報管理部２０６、キャッシュア
クセス情報採取手段であるキャッシュアクセス情報採取
部２０７、シンボル配置変更情報生成手段であるシンボ
ル配置変更情報生成部２０８を備える。

【００５１】また、２０２はシミュレータ１０４であ
り、ＣＰＵをシミュレーションするＣＰＵシミュレーシ
ョン部２０９、内蔵メモリや外付けメモリをシミュレー
ションするメモリシミュレーション部２１０、キャッシ
ュメモリをシミュレーションするキャッシュメモリシミ
ュレーション部２１１、シミュレーション実行の時刻を
管理計測する時刻管理部２１２を備える。

【００５２】デバッグ操作処理部２０３は、オブジェク
トコード２１３のロードや実行開始、ブレークアドレス
設定などユーザからのデバッガコマンドの入力を受付
け、処理する手段である。例えば、オブジェクトコード
２１３のロードコマンド処理時には、オブジェクトコー
ド管理部２０５から、オブジェクトコード２１３を読込
み、シミュレータ２０２内のメモリシミュレーション部
２１０にオブジェクトコード２１３の内容を書き込む処
理を行う。

【００５３】また、実行開始コマンド処理時には、シミ
ュレータ２０３内のＣＰＵシミュレーション部２０９の
プログラムカウンタ（ＰＣ）レジスタに開始アドレスを
設定し、実行制御部２０４により、オブジェクトコード
のシミュレーションの実行を開始する。実行制御部２０
４は、シミュレータ２０２を用いて対象オブジェクトコ
ードの実行を実現する。シミュレーションの実行は、命
令を単位として制御可能である。なお、これはプロセッ
サの動作サイクル毎の制御でもよい。

【００５４】この実行制御部２０４では、ユーザに指定
されたブレークポイントにオブジェクトコードの実行が
到達するまで、あるいは既定の停止アドレス（例えばｅ
ｘｉｔ関数のアドレス）に実行が到達するまで、オブジ
ェクトコード２１３の実行が繰り返し行われる。図５
に、実行制御部２０４の動作フローチャートを示す。図
５において、ステップ８０１では、シミュレータ２０２
からＣＰＵ７０１（１３０１）内のプログラムカウンタ
レジスタ（ＰＣ）の値を読み出し、実行アドレスが既定
の停止アドレス（例えばｅｘｉｔ関数）に到達したかを
判定する。到達していれば処理を終了し、到達していな
ければステップ８０２に進む。

【００５５】ステップ８０２では、デバッグ操作処理部
２０３から利用者が指定したブレークアドレスの情報を
読み出し、実行アドレスがブレークアドレスに到達した
かを判定する。到達していれば処理を終了し、到達して
いなければステップ８０３に進む。ステップ８０３で
は、シミュレーション部２０２を用いて１命令分のシミ
ュレーションを行う。

【００５６】図２において、２０９はＣＰＵシミュレー
ション部であり、ＣＰＵ７０１（１３０１）の動作をシ
ミュレーションする。つまり、実行する命令をプログラ
ムカウンタ（ＰＣ）レジスタが指し示すアドレスから読
取り（以下フェッチ動作とよぶ）、読込んだ命令に従っ
てレジスタあるいはメモリ上のデータを用いて演算を行
う。

【００５７】フェッチ動作をシミュレーションする場
合、メモリシミュレーション部２１０にアドレス（フェ
ッチアドレス）を入力して、そのアドレス上のデータを
得る。また、演算のシミュレーションにおいて、入力と
してメモリ上のデータを読込む（データリード）際に
は、メモリシミュレーション部２１０にアドレスを入力
し、そのアドレス上のデータを得る。

【００５８】同様に演算時に結果をメモリ上に出力する
（データライト）際には、メモリシミュレーション部２
１０へアドレスと出力するデータ内容を入力し、そのア
ドレス上のデータへ書き込む。図６に、ＣＰＵシミュレ
ーション部２０９の１命令分のシミュレーションを行う
場合の動作フローチャートを示す。図６において、ステ
ップ９０１では、ＣＰＵシミュレーション部２０９のプ
ログラムカウンタ（ＰＣ）レジスタが指し示すアドレス
と、１命令の語長である４バイトをメモリシミュレーシ
ョン部２１０に指定して、そのアドレス上のデータを読
み込む。また、同時に命令の読込みに必要なサイクル数
を求める。

【００５９】ステップ９０２では、入力した機械語命令
である４バイト長のビットパターンを解析し、命令の種
類および命令実行に必要な入力先および出力先を求め
る。ビットパターンには、入力元あるいは出力先のレジ
スタの指定番号や、即値あるいはメモリ上のアドレスが
埋込まれている。ステップ９０３では、命令実行に必要
なデータを入力する。データの入力元は命令によって異
なり、レジスタの内容やメモリ上の内容あるいは即値で
ある。入力元がレジスタの内容である場合は、ＣＰＵシ
ミュレーション部２０９の中のレジスタ内容管理領域を
参照することによって、入力値を得る。また、入力元が
メモリ上の内容の場合は、メモリシミュレーション部２
１０に入力元アドレスおよびデータ長を指定することに
より、入力値を得る。また、同時にデータの読込みに必
要なサイクル数を求める。また、即値の場合は、ステッ
プ９０２で解析した結果を参照する。

【００６０】ステップ９０４では、ステップ９０２で解
析した結果を用いて命令の種類を判別し、命令の種類に
応じてステップ９０５ａ、９０５ｂ、９０５ｃ、９０５
ｄ、９０５ｅ、９０５ｆ、９０５ｇ、９０５ｈ、９０５
ｉに進む。命令がａｄｄ命令の場合は、ステップ９０５
ａに進む。ステップ９０５ａでは、ａｄｄ命令の演算シ
ミュレーションを行う。つまりステップ９０３で入力し
たデータを用いて加算を実行し、演算結果を得る。

【００６１】同様に、命令がｉｎｃ命令の場合は、ステ
ップ９０５ｂに進む。ステップ９０５ｂでは、ｉｎｃ命
令の演算シミュレーションを行う。つまりステップ９０
３で入力したデータと値１の加算を実行し、演算結果を
得る。同様に、命令がｓｕｂ命令の場合は、ステップ９
０５ｃに進む。ステップ９０５ｃでは、ｓｕｂ命令の演
算シミュレーションを行う。つまりステップ９０３で入
力したデータを用いて減算を実行し、演算結果を得る。

【００６２】同様に、命令がｃｍｐ命令の場合は、ステ
ップ９０５ｄに進む。ステップ９０５ｄでは、ｃｍｐ命
令の演算シミュレーションを行う。つまりステップ９０
３で入力したデータによる減算を実行し、演算結果フラ
グを得る。同様に、命令がｍｕｌ命令の場合は、ステッ
プ９０５ｅに進む。ステップ９０５ｅでは、ｍｕｌ命令
の演算シミュレーションを行う。つまりステップ９０３
で入力したデータを用いて乗算を実行し、演算結果を得
る。

【００６３】同様に、命令がｃｌｒ命令の場合は、ステ
ップ９０５ｆに進む。ステップ９０５ｆでは、ｃｌｒ命
令の演算シミュレーションを行う。つまり演算結果とし
て０を得る。同様に、命令がｍｏｖ命令の場合は、ステ
ップ９０５ｇに進む。ステップ９０５ｇでは、ｍｏｖ命
令の演算シミュレーションを行う。つまりステップ９０
３で入力したデータを演算結果とする。

【００６４】同様に、命令がｊｍｐ命令の場合は、ステ
ップ９０５ｈに進む。ステップ９０５ｈでは、ｊｍｐ命
令の演算シミュレーションを行う。つまりステップ９０
２での解析結果からジャンプ先のアドレスを入力して、
ＣＰＵシミュレーション部２０９のプログラムカウンタ
レジスタに格納する。同様に、命令がｂｇｅ命令の場合
は、ステップ９０５ｉに進む。ステップ９０５ｉでは、
ｂｇｅ命令の演算シミュレーションを行う。つまりＣＰ
Ｕシミュレーション部２０９からプロセッサ状態語レジ
スタＰＳＷの値を読み出し、フラグを参照して、条件が
成立している場合（演算結果フラグが正あるいは０）
に、ステップ９０２での解析結果からジャンプ先のアド
レスを入力して、ＣＰＵシミュレーション部２０９のプ
ログラムカウンタレジスタに格納する。

【００６５】ステップ９０５ａ、９０５ｂ、９０５ｃ、
９０５ｄ、９０５ｅ、９０５ｆ、９０５ｇでは、次に処
理終了後ステップ９０６に進む。ステップ９０５ｈ、９
０５ｉでは、次に処理終了後ステップ９０７に進む。ス
テップ９０５ａ、９０５ｂ、９０５ｃ、９０５ｄ、９０
５ｅ、９０５ｆ、９０５ｇ、９０５ｈおよび９０５ｉで
は、それぞれ命令の実行にかかるサイクル数を求める。
これは、命令の種類およびその実行時のＣＰＵの状態に
より決定され、求まる。

【００６６】ステップ９０６では、ＣＰＵシミュレーシ
ョン部２０９のプログラムカウンタレジスタの値を入力
し、値４を加算して格納する。これによりプログラム実
行が逐次的に行われる。ステップ９０７では、ステップ
９０５ａ、９０５ｂ、９０５ｃ、９０５ｄ、９０５ｅ、
９０５ｆ、９０５ｇで得られた演算結果を、ステップ９
０２での解析で判別した出力先に格納する。演算結果の
出力先は、命令によって異なり、レジスタやメモリ上の
領域である。出力先がレジスタである場合は、ＣＰＵシ
ミュレーション部２０９の中のレジスタ内容管理領域へ
格納する。また、出力先がメモリ上の領域の場合は、メ
モリシミュレーション部２１０に出力先アドレスと出力
データおよび出力データ長を指定することにより、出力
を行う。

【００６７】ステップ９０８では、命令の読込みにかか
るサイクル数（時間）、命令の実行に必要となるデータ
の入力にかかるサイクル数、命令の実行にかかるサイク
ル数、演算結果の格納にかかるサイクル数など１命令実
行に必要なサイクル数を全て算出し、時刻管理部２１２
へ出力する。図２における時刻管理部２１２は、１命令
ごとのサイクル数を合計していくことにより、実行プロ
グラムのサイクル数を求める。

【００６８】図７にメモリシミュレーション部２１０の
動作フローチャートを示す。図７において、ステップ１
００１では、メモリシミュレーション部２１０へのアク
セスの種別の判定を行う。前述したようにＣＰＵシミュ
レーション部２０９からは、命令の読込み動作（フェッ
チ動作）の要求、データの読込み動作（データリード動
作）の要求およびデータの書きこみ動作（データライト
動作）の要求がくる。また、デバッガ２０１からは、デ
バッガコマンドでのメモリ参照操作の場合に、データの
読込み（ダイレクトリード動作）の要求が、またオブジ
ェクトコード２１３のロード処理やデバッガ２０１上で
のメモリ変更操作処理の場合に、データの書きこみ（ダ
イレクトライト動作）の要求がくる。このダイレクトリ
ード動作あるいは、ダイレクトライト動作の場合は、プ
ロセッサのシミュレーションは行わない。つまりプロセ
ッサの状態を変更せず、またサイクル数を算出しない。

【００６９】フェッチ動作の場合は、ステップ１００２
で、アクセス対象として指定されたアドレスがキャッシ
ャブル空間かどうかを判定する。この実施の形態で対象
とするプロセッサは、アクセスの対象となるアドレスに
よってキャッシュが動作するかどうか違い、表４に示す
ような、区分となっている。

【００７０】

【表４】

【００７１】表４は、メモリシミュレーション部２１０
が保持するキャッシャブル属性判定表である。表４は、
アドレス０ｘ００００００００番地から０ｘ３ＦＦＦＦ
ＦＦＦ番地までのアドレス空間およびアドレス０ｘ８０
００００００番地から０ｘFＦＦＦＦＦＦＦ番地までの
アドレス空間が非キャッシャブル空間であり、アドレス
０ｘ４０００００００番地から０ｘ７ＦＦＦＦＦＦＦ番
地までのアドレス空間がキャッシャブル空間であること
を示している。キャッシャブル空間の場合、その空間内
のアドレスへのアクセスは全てキャッシュメモリを利用
して高速化され、非キャッシャブル空間の場合は、キャ
ッシュメモリが利用されない。

【００７２】ステップ１００２において、指定アドレス
がキャッシャブル空間の場合は、ステップ１００３に進
む。そうでない場合はステップ１００４に進む。ステッ
プ１００３では、キャッシュメモリシミュレーション部
２１１に対してアドレスと読込むデータ長を指定するこ
とにより、キャッシュメモリのフェッチ動作のシミュレ
ーションを行う。

【００７３】ステップ１００４では、メモリシミュレー
ション部２１０内のメモリデータ格納領域を参照し、指
定アドレスのメモリデータを得る。メモリデータ格納領
域は図８に示すように、実際のメモリデータとそのアド
レスを管理保持する領域である。図８において、１２０
１は、アドレス０ｘ００００００００番地から０ｘ００
００３ＦＦＦ番地までのアドレス空間のデータ内容を保
持管理する領域である。同様に、１２０２はアドレス０
ｘ４０００００００番地から０ｘ４０００３ＦＦＦ番地
までのアドレス空間のデータ内容を、１２０３は０ｘ８
０００００００番地から０ｘ８０００３ＦＦＦ番地まで
のアドレス空間のデータ内容を保持管理する領域であ
る。

【００７４】ステップ１００５では、アクセスにかかる
サイクル数を算出する。キャッシャブル空間の場合は、
キャッシュメモリシミュレーション部２１１で算出され
たサイクル数を参照する。また非キャッシャブル空間の
場合は、シミュレーション対象のメモリのウエイト数お
よびメモリとプロセッサ間のバス幅などの情報からサイ
クル数を算出する。

【００７５】同様に、データリード動作の場合は、ステ
ップ１００６で、アクセス対象として指定されたアドレ
スがキャッシャブル空間かどうかを判定する。指定アド
レスがキャッシャブル空間の場合は、ステップ１００７
に進む。そうでない場合は、ステップ１００８に進む。
ステップ１００７では、キャッシュメモリシミュレーシ
ョン部２１１に対してアドレスと読込むデータ長を指定
することにより、キャッシュメモリのデータリード動作
のシミュレーションを行う。

【００７６】ステップ１００８では、ステップ１００４
と同様に、メモリシミュレーション部２１０内のメモリ
データ格納領域を参照し、指定アドレスのメモリデータ
を得る。ステップ１００９では、ステップ１００５と同
様に、アクセスにかかるサイクル数を算出する。

【００７７】同様に、データライト動作の場合は、ステ
ップ１０１０で、アクセス対象として指定されたアドレ
スがキャッシャブル空間かどうかを判定する。指定アド
レスがキャッシャブル空間の場合は、ステップ１０１１
に進む。そうでない場合は、ステップ１０１２に進む。
ステップ１０１１では、キャッシュメモリシミュレーシ
ョン部２１１に対してアドレスと書き込むデータとその
データ長を指定することにより、キャッシュメモリのデ
ータライト動作のシミュレーションを行う。ステップ１
０１２では、メモリシミュレーション部２１０内のメモ
リデータ格納領域のデータ内容を変更する。

【００７８】ステップ１０１３では、ステップ１００５
と同様に、アクセスにかかるサイクル数を算出する。ま
た、ダイレクトリード動作の場合は、ステップ１０１４
において、直接メモリデータ格納領域のデータを参照す
る。同様に、ダイレクトライト動作の場合は、ステップ
１０１５において、直接メモリデータ格納領域のデータ
を変更する。

【００７９】図１０に、キャッシュメモリシミュレーシ
ョン部２１１のブロック図を示す。図１０において、１
４０１は、キャッシュメモリシミュレーション部であ
り、命令キャッシュタグ情報管理部１４０２とデータキ
ャッシュタグ情報管理部１４０３を備える。命令キャッ
シュタグ情報管理部１４０２は、命令キャッシュメモリ
のシミュレーション時つまりフェッチ動作のシミュレー
ション時に利用する図１１に示すタグ情報管理表を保持
し、命令キャッシュメモリ１３０３上に主記憶装置１３
０２上のどのアドレスのデータが登録されているかを管
理する。

【００８０】同様に、データキャッシュタグ情報管理部
１４０３は、データキャッシュメモリ１３０４のシミュ
レーション時つまりデータリード動作とデータライト動
作時のシミュレーション時に利用するタグ情報管理表を
保持し、データキャッシュメモリ１３０４上に登録され
ている主記憶装置１３０２上のアドレスを管理する。な
お、この実施の形態で対象とするプロセッサでは、キャ
ッシュデータアレイ部自体も、アドレスが割振れてい
る。よって、キャッシュメモリ上に登録されているメモ
リデータは、通常のメモリデータと同様にメモリシミュ
レーション部２１０内のメモリデータ格納領域において
管理する。

【００８１】図１１に、タグ情報管理表を示す。図１１
において、エントリ１５０２はキャッシュメモリ上のア
ドレスに対応し、タグ１５０３は主記憶装置１３０２上
のアドレスを表す。また、エントリ１５０２が有効であ
るか無効であるかつまり主記憶装置１３０２上のアドレ
スに対応しているかどうかを管理する有効フラグ１５０
１を持つ。

【００８２】また、この実施の形態で対象とするプロセ
ッサでは、エントリ１５０２と主記憶装置１３０２上の
アドレスの対応付けはダイレクトマップ方式であり、キ
ャッシュメモリ上のアドレス（エントリのアドレス）は
主記憶装置１３０２でのアドレス値と３２ビット値０ｘ
０００００７Ｆ０の論理積で求められる。つまりアドレ
ス値の４ビット目から１０ビット目を取り出した値であ
り、１つのエントリにはタグで示されるアドレスから開
始して１６バイト分が対応する。

【００８３】例えば、１５０４の情報はエントリ「０」
が有効であり、主記憶装置１３０２上のアドレス０ｘ４
０００１０００番地から０ｘ４０００１００Ｆ番地に対
応することを示しており、また１５０５の情報はエント
リ「２」が無効であることを示している。図１２に、キ
ャッシュメモリシミュレーション部１４０１の動作フロ
ーチャートを示す。図１２において、ステップ１６０１
で、シミュレーション動作の種別の判別を行う。動作が
フェッチ動作の場合は、ステップ１６０２に進み、命令
キャッシュメモリ１３０３上のエントリを指定されたア
ドレスから算出する。エントリ番号は、前述したように
アドレス値と３２ビット値０ｘ０００００７Ｆ０の論理
積で求められる。

【００８４】ステップ１６０３では、エントリ１５０２
のタグ情報および有効フラグを命令キャッシュタグ情報
管理部１４０２から検索し、有効フラグを判定する。エ
ントリ１５０２が有効な場合は、ステップ１６０４に進
み、無効の場合はステップ１６０５に進む。ステップ１
６０４では、取得したタグ情報と指定アドレスを比較
し、キャッシュヒットかどうかを判定する。この比較に
は、指定アドレスのＬＳＢ４ビットを０でマスクした値
を用いる。比較結果が一致であれば、キャッシュヒット
である。一致しなければキャッシュミスである。また、
ステップ１６０３でエントリが無効である場合も、キャ
ッシュミスである。ステップ１６０４でキャッシュミス
と判定された場合は、競合性ミスであり、この場合競合
性ミスであることを記憶する。なお、競合性ミスである
ことはステップ１６０７において、キャッシュアクセス
情報採取部２０７に登録される。

【００８５】キャッシュミスの場合、ステップ１６０５
に進み、エントリ１５０２に登録する。ステップ１６０
５では、エントリ１５０２にアドレスを登録する。ステ
ップ１６０６では、命令キャッシュミス時のサイクル数
を求める。ステップ１６０７では、命令キャッシュへの
フェッチ動作時のアクセスがキャッシュミスであったこ
と、ならびにアクセスアドレス、データ長、エントリお
よび競合性ミスであったかどうかをキャッシュアクセス
情報採取部２０７に登録する。

【００８６】ステップ１６０８では、命令キャッシュヒ
ット時のサイクル数を求める。ステップ１６０９では、
命令キャッシュへのフェッチ動作時のアクセスがキャッ
シュヒットであっとこと、ならびにアクセスアドレス、
データ長、およびエントリをキャッシュアクセス情報採
取部２０７に登録する。同様に、動作がデータリード動
作の場合は、ステップ１６１０に進み、データキャッシ
ュメモリ上のエントリを指定されたアドレスから算出す
る。ステップ１６１１では、エントリのタグ情報および
有効フラグをデータキャッシュタグ情報管理部１４０３
から検索し、有効フラグを判定する。エントリが有効な
場合は、ステップ１６１２に進み、無効の場合はステッ
プ１６１３に進む。

【００８７】ステップ１６１２では、取得したタグ情報
と指定アドレスを比較し、キャッシュヒットかどうかを
判定する。キャッシュミスと判定された場合は、競合性
ミスであり、この場合競合性ミスであることを記憶す
る。なお、競合性ミスであることはステップ１６１５に
おいて、キャッシュアクセス情報採取手段であるキャッ
シュアクセス情報採取部２０７に登録される。

【００８８】キャッシュミスの場合、ステップ１６１３
に進む。ステップ１６１３では、エントリにそのアドレ
スを登録する。ステップ１６１４では、データリード動
作におけるデータキャッシュミス時のサイクル数を求め
る。ステップ１６１５では、データキャッシュへのデー
タリード動作時のアクセスがキャッシュミスであっとこ
と、ならびにアクセスアドレス、データ長、およびエン
トリをキャッシュアクセス情報採取部２０７に登録す
る。また、ＣＰＵシミュレーション部２０９からプログ
ラムカウンタレジスタ（ＰＣ）の値と、スタックポイン
タレジスタ（ＳＰ）の値を取得し、共に登録する。ま
た、競合性ミスであったかどうも登録する。

【００８９】ステップ１６１６では、データリード動作
におけるデータキャッシュヒット時のサイクル数を求め
る。ステップ１６１７では、データキャッシュへのデー
タリード動作時のアクセスがキャッシュヒットであった
ことをキャッシュアクセス情報採取部２０７に登録す
る。またアクセスアドレス、データ長、およひエントリ
をキャッシュアクセス情報採取部２０７に登録する。ま
た、ＣＰＵシミュレーション部２０９からプログラムカ
ウンタレジスタ（ＰＣ）の値と、スタックポインタレジ
スタ（ＳＰ）の値を取得し、共に登録する。

【００９０】同様に、動作がデータライト動作の場合
は、ステップ１６１８に進み、データキャッシュメモリ
上のエントリを指定されたアドレスから算出する。ステ
ップ１６１９では、エントリのタグ情報および有効フラ
グをデータキャッシュタグ情報管理部１４０３から検索
し、有効フラグを判定する。そのエントリが有効な場合
は、ステップ１６２０に進み、無効の場合はステップ１
６２１に進む。

【００９１】ステップ１６２０では、取得したタグ情報
と指定アドレスを比較し、キャッシュヒットかどうかを
判定する。キャッシュミスと判定された場合は、競合性
ミスであり、この場合競合性ミスであることを記憶す
る。なお、競合性ミスであることはステップ１６２３に
おいて、キャッシュアクセス情報採取部２０７に登録さ
れる。

【００９２】キャッシュミスの場合、ステップ１６２１
に進む。ステップ１６２１では、エントリにそのアドレ
スを登録する。ステップ１６２２では、データライト動
作におけるデータキャッシュミス時のサイクル数を求め
る。ステップ１６２３では、データキャッシュへのデー
タライト動作時のアクセスがキャッシュミスであったこ
と、ならびにアクセスアドレス、データ長、およびエン
トリをキャッシュアクセス情報採取部２０７に登録す
る。また、ＣＰＵシミュレーション部２０９からプログ
ラムカウンタレジスタ（ＰＣ）の値と、スタックポイン
タレジスタ（ＳＰ）の値を取得し、共に登録する。ま
た、競合性ミスであったかどうも登録する。

【００９３】ステップ１６２４では、データライト動作
におけるデータキャッシュヒット時のサイクル数を求め
る。ステップ１６２５では、データキャッシュへのデー
タライト動作時のアクセスがキャッシュヒットであっと
ことをキャッシュアクセス情報採取部２０７に登録す
る。また、アクセスアドレス、データ長、およびエント
リをキャッシュアクセス情報採取部２０７に登録する。
また、ＣＰＵシミュレーション部２０９からプログラム
カウンタレジスタ（ＰＣ）の値と、スタックポインタレ
ジスタ（ＳＰ）の値を取得し、共に登録する。

【００９４】図１３に、キャッシュアクセス情報採取部
２０７のブロック図を示す。図１３において、１７０１
で示すキャッシュアクセス情報採取部２０７は、命令キ
ャッシュアクセス情報管理部１７０２と、データキャッ
シュアクセス情報管理部１７０３を備える。命令キャッ
シュアクセス情報管理部１７０２は、フェッチアクセス
情報１７０４を保持する。フェッチアクセス情報１７０
４は、キャッシュメモリでのエントリ番号、フェッチア
クセスにおけるアクセスアドレスとそのアクセスがキャ
ッシュヒットであったかどうかの情報、そのデータ長、
また対応するシンボルとそのアクセスの回数およびキャ
ッシュミスの場合はその内の競合性ミスの回数を含む情
報である。

【００９５】また同様に、データキャッシュアクセス情
報管理部１７０３は、データリードアクセス情報１７０
５とデータライトアクセス情報１７０６を保持する。デ
ータリードアクセス情報１７０５は、データリードアク
セスにおけるアクセスアドレスとそのアクセスがキャッ
シュヒットであったかどうかの情報、そのデータ長、ま
た対応するシンボルとそのアクセスの回数、およびキャ
ッシュミスの場合はその内の競合性ミスの回数を含む情
報である。

【００９６】同様に、データライトアクセス情報１７０
６は、データライトアクセスにおけるアクセスアドレス
とそのアクセスがキャッシュヒットであったかどうかの
情報、そのデータ長、また対応するシンボルとそのアク
セスの回数、およびキャッシュミスの場合はその内の競
合性ミスの回数を含む情報である。図１４に、キャッシ
ュアクセス情報採取部２０７の動作フローチャートを示
す。図１４において、ステップ１８０１では、キャッシ
ュメモリシミュレーション部１４０１から入力された採
取情報の種別の判定を行う。採取情報が、フェッチ動作
に関するものならばステップ１８０２に進み、データリ
ード動作に関するものならばステップ１８０４に進み、
データライト動作に関するものならばステップ１８０６
に進む。

【００９７】ステップ１８０２では、フェッチアクセス
の対象アドレスをシンボル情報から検索し、シンボルと
の関連を付ける。すなわち、アドレスをキーにシンボル
情報を検索し、シンボル名を得る。ステップ１８０３で
は、フェッチアクセス情報１７０４に、アクセス対象の
アドレス、キャッシュヒットか否か、アクセスデータ
長、対応付けられたシンボルを登録する。既に同一の情
報が登録されていればそのアクセスの回数の値を増や
す。

【００９８】ステップ１８０４では、データリードアク
セスの対象アドレスをシンボル情報から検索し、シンボ
ルとの関連を付ける。すなわち、アドレスをキーにシン
ボル情報を検索し、シンボル名を得る。また、その際に
シンボル情報中で局所変数のように関数とスタックポイ
ンタレジスタ（ＳＰ）からのオフセットして定義されて
いるシンボル情報は、前記の採取情報に含まれているア
クセス時のプログラムカウンタ（ＰＣ）から関数が判別
でき、さらにアクセス時のスタックポインタレジスタ
（ＳＰ）の値からシンボルとの対応付けができる。

【００９９】ステップ１８０５では、データリードアク
セス情報１７０５に、アクセス対象のアドレス、キャッ
シュヒットか否か、アクセスデータ長、対応付けられた
シンボルを登録する。既に同一の情報が登録されていれ
ばそのアクセスの回数の値を増やす。同様に、ステップ
１８０６では、データライトアクセスの対象アドレスを
シンボル情報から検索し、シンボルとの関連を付ける。
すなわち、アドレスをキーにシンボル情報を検索し、シ
ンボル名を得る。また、その際にシンボル情報中で局所
変数のように関数とスタックポインタレジスタ（ＳＰ）
からのオフセットして定義されているシンボル情報は、
前記の採取情報に含まれているアクセス時のプログラム
カウンタ（ＰＣ）から関数が判別でき、さらにアクセス
時のスタックポインタレジスタ（ＳＰ）の値からシンボ
ルとの対応付けができる。

【０１００】ステップ１８０７では、データライトアク
セス情報１７０６に、アクセス対象のアドレス、キャッ
シュヒットか否か、アクセスデータ長、および、対応付
けられたシンボルを登録する。既に同一の情報が登録さ
れていればそのアクセスの回数の値を増やす。なお、シ
ンボル名が対応付かない場合は、シンボル名なしとして
登録する。

【０１０１】図１５に、プログラムのシンボルの配置を
変更するためのシンボル配置変更情報を生成するシンボ
ル配置変更情報生成部２０８の動作フローチャートを示
す。ステップ１９０１において、命令キャッシュに関す
る情報であるフェッチアクセス情報１７０４について、
各エントリの情報を走査し、競合性ミスが発生しなかっ
たシンボル、競合性ミスが発生したシンボルをそれぞれ
図１６（ａ）に示す命令キャッシュ競合情報表２１０１
に登録する。

【０１０２】ステップ１９０２において、命令キャッシ
ュ競合情報管理表２１０１から競合ミスをおこしたシン
ボルを検索する。シンボルがあればステップ１９０３に
進み、シンボルがなければステップ１９０５に進む。ス
テップ１９０３において、命令キャッシュ競合情報管理
表２１０１からキャッシュがヒットしていない空のエン
トリを検索する。空のエントリがあればステップ１９０
４に進み、空のエントリがなければステップ１９０５に
進む。

【０１０３】ステップ１９０４において、競合ミスをお
こしたシンボルを空のエントリ割付け、対応するアドレ
スを生成する。空のエントリ番号からアドレスの変更
は、例えばある既定値からのエントリ番号に対応するオ
フセットを足し込むなどして求めることが可能である。
生成する情報であるシンボル配置変更情報は、たとえば変数ｘ：０ｘ０４００ → ０ｘ１１４０ …（１）のように表示する。

【０１０４】データキャッシュに関して同様に、ステッ
プ１９０５から１９０８まで、それぞれステップ１９０
１から１９０４に対応する処理を行う。ステップ１９０
５において、ステップ１９０１と同様に、データキャッ
シュに関する情報であるデータリードアクセス情報１７
０５およびデータライトアクセス情報１７０６につい
て、各エントリの情報を走査し、図１６（ｂ）に示すデ
ータキャッシュ競合情報表２１０２に登録する。ステッ
プ１９０６において、データキャッシュ競合情報管理表
２１０２から競合ミスをおこしたシンボルを検索する。
シンボルがあればステップ１９０７に進み、シンボルが
なければ処理を終了する。例えば、競合するシンボルと
しては、『変数ｘ』と『変数ｉ＠ｍａｉｎ』が得られ
る。

【０１０５】ステップ１９０７において、データキャッ
シュ競合情報管理表２１０２からキャッシュがヒットし
ていない空のエントリを検索する。空のエントリがあれ
ばステップ１９０８に進み、空のエントリがなければ処
理を終了する。例えば、空のエントリとして０ｘ１４が
得られる。ステップ１９０８において、競合ミスをおこ
したシンボルを空のエントリ割付け、対応するアドレス
を生成する。

【０１０６】上記の表示（１）に、シンボル配置変更情
報生成部２０８によるシンボル配置変更情報の一例を示
す。表示（１）は、シンボルｘをアドレス０ｘ０４００
から０ｘ１１４０へ変更することを示している。以上の
ように、この第１の実施の形態によれば、キャッシュメ
モリへのアクセスの状況を高級言語のシンボルとして検
出し、キャッシュメモリで競合性ミスが発生するシンボ
ルの配置を変更する情報が生成できる。

【０１０７】この発明の第２の実施の形態を図１７から
図１９により説明する。すなわち、このソフトウエア開
発支援システムは、第１の実施の形態の図２に示すシン
ボル配置変更情報生成部２０８に代えて、表示手段であ
るキャッシュアクセス情報表示部２１６を設けたもので
ある。図１８に、キャッシュアクセス情報表示部２１６
の動作フローチャートを示す。ステップ１９０１におい
て、命令キャッシュに関する情報であるフェッチアクセ
ス情報をエントリ別にわけて表示する。ステップ１９０
２において、データキャッシュに関する情報であるデー
タリードアクセス情報とデータライトアクセス情報とを
エントリ別にわけて表示する。

【０１０８】図１９にキャッシュアクセス情報表示部２
１６によるキャッシュアクセス情報の一例を示す。図１
９において、エントリおよびシンボル別にデータリード
動作、データライト動作のヒットとミスの頻度の表示を
示している。このように、キャッシュメモリへのアクセ
スの状況を高級言語レベルで利用者に表示することがで
きる。

【０１０９】第２の実施の形態によれば、キャッシュア
クセス情報採取部２０７で採取された情報と、シンボル
情報管理部２０６で管理されているシンボル情報をキャ
ッシュアクセス情報表示部２１６により関連付けて表示
することができるので、キャッシュメモリへのアクセス
の状況が、対象プログラムが記述される高級言語レベル
で表示可能となり、評価性能に基いたプログラムの変更
が容易になる。したがって、キャッシュメモリ搭載のプ
ログラムを開発し評価する際に、キャッシュメモリへの
アクセス状況を高級言語レベルで知ることができ、プロ
グラム開発の効率化が図れる。

【０１１０】その他は、第１の実施の形態と同様であ
る。なお、他の実施の形態として、第１の実施の形態に
第２の実施の形態のキャッシュアクセス情報表示部２１
６を付加したソフトウエア開発支援システムも可能であ
る。また、この発明において、キャッシュアクセス情報
を採取する区間を指定する手段を設け、指定された区間
についてのみキャッシュアクセスに関する情報を採取す
ることにより、高速性が求められるプログラムの特定の
区間のみについて、性能向上を図ることも可能である。

【０１１１】

【発明の効果】請求項１記載のソフトウエア開発支援シ
ステムによれば、キャッシュアクセス情報採取手段で採
取された情報と、シンボル情報管理手段で管理されてい
るシンボル情報から、プログラムのメモリアクセス時の
速度が高速になるようにシンボルの配置を変更するため
のシンボルの配置変更情報を生成することができる。こ
れにより、キャッシュメモリへのアクセスの状況が対象
プログラムが記述される高級言語レベルで検知可能とな
り、アクセス速度を低下させるシンボルの配置を変更
し、プログラムの実行性能を向上させることが可能とな
る。

【０１１２】請求項２記載のソフトウエア支援開発シス
テムによれば、請求項１と同様な効果のほか、キャッシ
ュアクセス情報採取手段で採取された情報からキャッシ
ュ競合性ミスを検出し、シンボル情報と関連づけて、シ
ンボルの配置変更情報をシンボル配置変更情報生成手段
で生成することができる。これにより、キャッシュメモ
リ塔載のプログラムを開発する際に、キャッシュメモリ
へのアクセスの状況特に競合性ミスをシンボルレベルな
いし高級言語レベルで検出し、キャッシュメモリで競合
性ミスが発生するシンボルの配置を変更する情報を生成
するなど、その競合を解消するためにシンボルの配置を
変更することが容易にでき、プログラム開発の効率化が
図れる。

【０１１３】請求項３記載のソフトウエア支援開発シス
テムによれば、請求項１または請求項２と同様な効果の
ほか、競合性のキャッシュミスが発生したシンボルをキ
ャッシュされていない空のエントリに対応するアドレス
に変更するための情報を生成するなど、キャッシュメモ
リの競合性ミスを低減させるようなシンボルの配置変更
情報が生成でき、より一層のプログラムの性能向上を図
れる。

【０１１４】請求項４記載のソフトウエア支援開発シス
テムによれば、キャッシュアクセス情報採取手段で採取
された情報と、シンボル情報管理手段で管理されている
シンボル情報を表示手段により関連付けて表示すること
ができるので、キャッシュメモリへのアクセスの状況
が、対象プログラムが記述される高級言語レベルで表示
可能となり、評価性能に基いたプログラムの変更が容易
になる。したがって、キャッシュメモリ搭載のプログラ
ムを開発し評価する際に、キャッシュメモリへのアクセ
ス状況を高級言語レベルで知ることができ、プログラム
開発の効率化が図れる。

【０１１５】請求項５記載のソフトウエア支援開発シス
テムによれば、請求項４と同様な効果がある。請求項６
記載のソフトウエア支援開発システムによれば、請求項
４または請求項５と同様な効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態におけるソフトウ
エア開発支援システムに適用されるシステムのブロック
図である。

【図２】この発明の第１の実施の形態におけるソフトウ
エア開発支援システムのブロック図である。

【図３】キャッシュメモリ塔載プロセッサのシステムブ
ロック図である。

【図４】プロセッサの動作モデルを説明する説明図であ
る。

【図５】図２の実行制御部２０４の動作フローチャート
である。

【図６】図２のＣＰＵシミュレーション部２０９の動作
フローチャートである。

【図７】図２のメモリシミュレーション部２１０の動作
フローチャートである。

【図８】メモリシミュレーション部のメモリデータ格納
領域の説明図である。

【図９】この実施の形態におけるキャッシュメモリ塔載
プロセッサのシステムブロック図である。

【図１０】キャッシュシミュレーション部のブロック図
である。

【図１１】キャッシュタグ情報管理表を示す説明図であ
る。

【図１２】キャッシュシミュレーション部２１１の動作
フローチャートである。

【図１３】キャッシュアクセス情報採取部のブロック図
である。

【図１４】キャッシュアクセス情報採取部の動作フロー
チャートである。

【図１５】シンボル配置変更情報生成部の動作フローチ
ャートである。

【図１６】キャッシュ競合情報表を示すブロック図であ
る。

【図１７】第２の実施の形態におけるソフトウエア開発
支援システムのブロック図である。

【図１８】キャッシュアクセス情報表示部の動作フロー
チャートである。

【図１９】キャッシュアクセス情報の表示例を示す説明
図である。

【符号の説明】

１０１コンパイラ１０２開発支援システム１０３デバッガ１０４シミュレータ１０５ソースプログラム１０６オブジェクトコード１０７デバッグ情報２０１デバッガ２０２シミュレータ２０３デバッグ操作処理部２０４実行制御部２０５オブジェクトコード管理部２０６シンボル情報管理部２０７キャッシュアクセス情報採取部２０８シンボル配置変更情報生成部２０９ＣＰＵシミュレーション部２１０メモリシミュレーション部２１１キャッシュメモリシミュレーション部２１２時刻管理部２１６キャッシュアクセス情報表示部６０１ＣＰＵ６０２主記憶装置６０３キャッシュメモリ６０４バス７０１ＣＰＵ７０２メモリ７０３、７０４、７０５、７０６データレジスタ７０７、７０８、７０９、７１０アドレスレジスタ７１１プロセッサ状態語レジスタ７１２プログラムカウンタレジスタ７１３スタックポインタレジスタ７１４演算器７１５実行コード格納領域７１６データ格納領域７１７スタック領域１２０１、１２０２、１２０３アドレス空間メモリデ
ータ格納領域１３０１ＣＰＵ１３０２主記憶装置１３０３命令キャッシュメモリ１３０４データキャッシュメモリ１３０５バス１３０６命令キャッシュメモリのタグアレイ１３０７命令キャッシュメモリのデータアレイ１３０８データキャッシュメモリのタグアレイ１３０９データキャッシュメモリのデータアレイ１４０１キャッシュメモリシミュレーション部１４０２命令キャッシュタグ情報管理部１４０３データキャッシュタグ情報管理部１５０１有効フラグ１５０２エントリ１５０３タグ１５０４有効なエントリの一例１５０５無効なエントリの一例１７０１キャッシュアクセス情報採取部１７０２命令キャッシュアクセス情報管理部１７０３データキャッシュアクセス情報管理部１７０４フェッチアクセス情報１７０５データリードアクセス情報１７０６データライトアクセス情報２１０１命令キャッシュ競合情報管理表２１０２データキャッシュ競合情報管理表

Claims

【特許請求の範囲】

【請求項１】キャッシュメモリを塔載するプロセッサ
上で実行されるプログラムのソフトウエア開発支援シス
テムであって、前記プロセッサの動作をシミュレーションするシミュレ
ーション手段と、このシミュレーション手段から前記キ
ャッシュメモリへのアクセスに関する情報を採取するキ
ャッシュアクセス情報採取手段と、前記プログラムのシ
ンボル情報を管理するシンボル情報管理手段と、前記プ
ログラムのシンボルの配置を変更するためのシンボル配
置変更情報を生成するシンボル配置変更情報生成手段と
を備えたソフトウエア開発支援システム。
【請求項２】キャッシュアクセス情報採取手段は、キ
ャッシュメモリでのエントリの競合性ミスに関する情報
を採取する請求項１記載のソフトウエア開発支援システ
ム。
【請求項３】シンボル配置変更情報生成手段は、キャ
ッシュメモリでのエントリの競合性ミスを低減するため
の情報を生成する請求項１または請求項２記載のソフト
ウエア開発支援システム。
【請求項４】キャッシュメモリを塔載するプロセッサ
上で実行されるプログラムのソフトウエア開発支援シス
テムであって、前記プロセッサの動作をシミュレーションするシミュレ
ーション手段と、このシミュレーション手段から前記キ
ャッシュメモリへのアクセスに関する情報を採取するキ
ャッシュアクセス情報採取手段と、前記プログラムのシ
ンボル情報を管理するシンボル情報管理手段と、前記シ
ンボル情報を用いて前記キャッシュアクセスの情報を表
示する表示手段とを備えたソフトウエア開発支援システ
ム。
【請求項５】キャッシュアクセス情報採取手段は、ア
クセス対象のアドレスおよびアクセス時のプログラムカ
ウンタ値、スタックポインタ値ならびにアクセスがヒッ
トかどうかの情報を採取する請求項４記載のソフトウエ
ア開発支援システム。
【請求項６】表示手段は、キャッシュメモリでのエン
トリ別に分類して表示する請求項４または請求項５記載
のソフトウエア開発支援システム。