JPS58109937A - グレ−ド可変コンピユ−タ - Google Patents
グレ−ド可変コンピユ−タInfo
- Publication number
- JPS58109937A JPS58109937A JP20836981A JP20836981A JPS58109937A JP S58109937 A JPS58109937 A JP S58109937A JP 20836981 A JP20836981 A JP 20836981A JP 20836981 A JP20836981 A JP 20836981A JP S58109937 A JPS58109937 A JP S58109937A
- Authority
- JP
- Japan
- Prior art keywords
- grade
- section
- instruction
- computer
- delaying
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、単一のコンピュータの機種でもって、性能の
異なるコンピュータの複数の機種のいずれかを任意に選
択してサポートできるようにしたグレード可変コンピュ
ータに関するものである。
異なるコンピュータの複数の機種のいずれかを任意に選
択してサポートできるようにしたグレード可変コンピュ
ータに関するものである。
（３）技術の背景
従来、少しずつ性能の異なるコンピュータの機種が販売
されている。機種が違えば、ＣＰＵ性能、メモリ増設単
位・最大容量、チャネル塔載条件、設置条件等が相違す
ることとなるが、いわゆる「ファミリ」と呼ばれるコン
ピュータ・シリーズにあっては、各機種は命令体系等に
ついて互換性を有している。機種が異なれば、価格も相
違する力ζ最近のように本体系装置の小量化、低価格化
が進み、ハードウェアの製造技術が向上してくると、価
格の決定は、それまでの開発費用を公平に配分するため
に、ハードウェア自体の製造コストというよシも、むし
ろ処理能力の程度によって決定されるのが普通である。
されている。機種が違えば、ＣＰＵ性能、メモリ増設単
位・最大容量、チャネル塔載条件、設置条件等が相違す
ることとなるが、いわゆる「ファミリ」と呼ばれるコン
ピュータ・シリーズにあっては、各機種は命令体系等に
ついて互換性を有している。機種が異なれば、価格も相
違する力ζ最近のように本体系装置の小量化、低価格化
が進み、ハードウェアの製造技術が向上してくると、価
格の決定は、それまでの開発費用を公平に配分するため
に、ハードウェア自体の製造コストというよシも、むし
ろ処理能力の程度によって決定されるのが普通である。
（１） 従来技術と問題点
従来、コンピュータの機種の違いは、絶対′的な「物」
の違いであシ、一旦ユーザのもとに搬入してしまうと、
それをグレードアップすることは非常に困難であった。
の違いであシ、一旦ユーザのもとに搬入してしまうと、
それをグレードアップすることは非常に困難であった。
すなわち、例えば当初価格とコンピュータで処理すべき
事務処理量との関係から選定した機種を、°事務処理量
の増大にょシ、上位の機種にかえてグレードアップする
場合に、新たな上位機種用のスペースを確保し、従来装
置と併設して、しかも新装置であるから慎重にテストす
る必要があった。
事務処理量との関係から選定した機種を、°事務処理量
の増大にょシ、上位の機種にかえてグレードアップする
場合に、新たな上位機種用のスペースを確保し、従来装
置と併設して、しかも新装置であるから慎重にテストす
る必要があった。
このため、最初の機種選定においても、能力を勝らない
ように見積シしなければならないなど大変であった。
ように見積シしなければならないなど大変であった。
（４）発明の目的
本発明、は、上記問題点の解決を図り、最近本体系装置
が小聾化、低価格化してきた仁とに着目゛し現地で簡易
にグレードの設定・変更が可能になるようにすることを
目的としている。
が小聾化、低価格化してきた仁とに着目゛し現地で簡易
にグレードの設定・変更が可能になるようにすることを
目的としている。
（５）発明の構成
上記目的達成のため、本発明のグレード可変コンピュー
タは、互換性を有しかつ性能の異なる複数のグレードか
らなるコンピュータ・シリーズにおいて、上記コンピュ
ータ・シ・リーズの最上位機種に相当する中央処理装置
に、上記複数のグレードに対応して処理サイクルを遅延
させる処理サイクル遅延手段をもうける共に、蚊処理サ
イクル遅延手段に対し所定のグレードに対応する処理サ
イクル遅延指示を行うグレード設定手段をもうけ、上記
グレード設定手段に上記複数のグレードのうちの任意の
グレードを設定することによシ所望のグレードに相当す
るコンピュータを実現する゛ようにしたことを特徴とし
ている。
タは、互換性を有しかつ性能の異なる複数のグレードか
らなるコンピュータ・シリーズにおいて、上記コンピュ
ータ・シ・リーズの最上位機種に相当する中央処理装置
に、上記複数のグレードに対応して処理サイクルを遅延
させる処理サイクル遅延手段をもうける共に、蚊処理サ
イクル遅延手段に対し所定のグレードに対応する処理サ
イクル遅延指示を行うグレード設定手段をもうけ、上記
グレード設定手段に上記複数のグレードのうちの任意の
グレードを設定することによシ所望のグレードに相当す
るコンピュータを実現する゛ようにしたことを特徴とし
ている。
（６）発明の実施例
以下本発明の実施例を図面を参照しつつ説明する。
第１図は本発明の一集施例構成、第２図は第１図図示実
施例の要部構成を示す。図中、１は中央処理鋏置、２ｉ
１発振器、３はカウンタ、４は命令起動タイミング部、
５は命令フェッチ部、６ｉｆｉ、命令解読部、７は演算
部、８はＣＰＬＩサイクル遅鷺部、９はグレード設定部
、１０はディレィ回路、１１はフリップ・フロップ、１
２はカウンタ、１３は発振器、１４はコンパレータ、ル
ないし１７はアンド回肱１８はオア回路、１９はオン出
力回路、加ないしｎはグレード設定スイッチ、器ないし
筋は定数レジスタ、２６はオア回路、釘は上位グレード
用スイッチを表わす。
施例の要部構成を示す。図中、１は中央処理鋏置、２ｉ
１発振器、３はカウンタ、４は命令起動タイミング部、
５は命令フェッチ部、６ｉｆｉ、命令解読部、７は演算
部、８はＣＰＬＩサイクル遅鷺部、９はグレード設定部
、１０はディレィ回路、１１はフリップ・フロップ、１
２はカウンタ、１３は発振器、１４はコンパレータ、ル
ないし１７はアンド回肱１８はオア回路、１９はオン出
力回路、加ないしｎはグレード設定スイッチ、器ないし
筋は定数レジスタ、２６はオア回路、釘は上位グレード
用スイッチを表わす。
第１図において、中央処理装置１は所定の命令実行サイ
クル毎に、メモリ上に予め格納された命令をフエツーし
て解読し実行する装置であるが、本発明においては、提
供しようとする種々のグレードのうちの最上位機種の能
力をもつものが用意される。発振器２は、所定の周期で
パルスを出力し、カウンタ３はそのパルスをカウントす
る。そして、適当なカウント値のときに、命令起動タイ
ミング部。４に対し、トリガを与える。
クル毎に、メモリ上に予め格納された命令をフエツーし
て解読し実行する装置であるが、本発明においては、提
供しようとする種々のグレードのうちの最上位機種の能
力をもつものが用意される。発振器２は、所定の周期で
パルスを出力し、カウンタ３はそのパルスをカウントす
る。そして、適当なカウント値のときに、命令起動タイ
ミング部。４に対し、トリガを与える。
命令起動タイミング部４は、上記カウンタ３からのトリ
ガがあシ、かつ前の命令の実行完了の信号を検出した時
点で、次の命令の命令起動信号を出力する。命令フェッ
チ部５は、この命令起動信号ニよシ、プロ、グラム・カ
ウンタ（図示省略）の示すメモリ上′のアドレスから命
令を取出して、命令解読部６に引渡す。命令解読部６杜
、その命令を解読し、演算部７を起動する。演算部７は
、命令解読部６の解読結果に従って、その命令を実行処
理する。処理が完了し六時点で、命令完了信号を出力し
、その出力はＣＰＵサイクル遅延部８に入力される。
ガがあシ、かつ前の命令の実行完了の信号を検出した時
点で、次の命令の命令起動信号を出力する。命令フェッ
チ部５は、この命令起動信号ニよシ、プロ、グラム・カ
ウンタ（図示省略）の示すメモリ上′のアドレスから命
令を取出して、命令解読部６に引渡す。命令解読部６杜
、その命令を解読し、演算部７を起動する。演算部７は
、命令解読部６の解読結果に従って、その命令を実行処
理する。処理が完了し六時点で、命令完了信号を出力し
、その出力はＣＰＵサイクル遅延部８に入力される。
一方、グレード設定部９には予め尚諌中央処理装置１が
どのグレードで動作すべきかが設定される。この設定は
、一般ユーザは行うことができず、システムの提供者の
みが行い得るような、例えばコンピュータの内部に設け
られ九スイッチやキーの操作等によって行われる。この
設定内容は、ＣＰＵサイクル遅延部８に入力される。
どのグレードで動作すべきかが設定される。この設定は
、一般ユーザは行うことができず、システムの提供者の
みが行い得るような、例えばコンピュータの内部に設け
られ九スイッチやキーの操作等によって行われる。この
設定内容は、ＣＰＵサイクル遅延部８に入力される。
ＣＰＵサイクル遅蔦部８は・、グレード設定部９に設定
されたグレードに応じて、上記演算部７から命令完了信
号を直ちにまたは所定の時間遅延せしめたうえで、命令
起動タイミング部４に出力するようにされる。すなわち
、グレード設定部９にもし最上位のグレードが設定され
ていれば命令完了信号をそのまま遅延させないで出力し
、またグレードが低くなるに従って遅延時間が長くなる
ように命令完了信号を遅延させて出力するようにされる
。
されたグレードに応じて、上記演算部７から命令完了信
号を直ちにまたは所定の時間遅延せしめたうえで、命令
起動タイミング部４に出力するようにされる。すなわち
、グレード設定部９にもし最上位のグレードが設定され
ていれば命令完了信号をそのまま遅延させないで出力し
、またグレードが低くなるに従って遅延時間が長くなる
ように命令完了信号を遅延させて出力するようにされる
。
従って、グレード設定部９に任意のグレードを設定する
ことによシ、所望の処理スピードでもって命令の演算実
行を行わしめることができ、実際には単一の機種である
にもかかわらず、複数のグレードの処理能力をもつコン
ピュータのサポートが可能となる。
ことによシ、所望の処理スピードでもって命令の演算実
行を行わしめることができ、実際には単一の機種である
にもかかわらず、複数のグレードの処理能力をもつコン
ピュータのサポートが可能となる。
次に上記ＣＰＬＩサイクル遅蔦部８およびグレード設定
部９の実施例について、第２図に従って詳述する。第２
図において、第１図図示演算部７からの完了信号によっ
て、命令サイクル完了レベル入力がハイレベルとなる。
部９の実施例について、第２図に従って詳述する。第２
図において、第１図図示演算部７からの完了信号によっ
て、命令サイクル完了レベル入力がハイレベルとなる。
この入力信号は、ディレィ回路ｌＯに入力されるととも
に、フリップ・フロップ１１をオンにする。フリップ・
フロップｌｌがオンになることによってカウンタ１２は
リセットされる。
に、フリップ・フロップ１１をオンにする。フリップ・
フロップｌｌがオンになることによってカウンタ１２は
リセットされる。
ディレィ回路ｌＯへの入力は、所定の時間遅延した後に
、出力に現われる。ディレィ回路１０の出力がハイレベ
ルになると、フリップ・フロップ１１はリセットされて
、カウンタ１２がカウント始める。カウント、の契機は
、ディレィ回路１０および所定の周期でパルスを出力す
る発振器１３の出力の論理積、すなわちアンド回路１５
の出力によって与えられる。
、出力に現われる。ディレィ回路１０の出力がハイレベ
ルになると、フリップ・フロップ１１はリセットされて
、カウンタ１２がカウント始める。カウント、の契機は
、ディレィ回路１０および所定の周期でパルスを出力す
る発振器１３の出力の論理積、すなわちアンド回路１５
の出力によって与えられる。
一方、グレード設定部９には、サポートするグレードの
数に応じたグレード設定スイッチ釦ないし四が設けられ
、そのうちの１つがオンとなるように、システム提供者
によってセットされる。また、上記グレード設定スイッ
チ釦ないし２２のそれぞれに対応して、定数レジスタお
ないし塾が設けられ、予め例えば最上位グレード用の定
数レジスタ路にはゼロ、また下位グレードになるに従っ
て大きな値の定数が設定される。これらの定数レジスタ
おないし訪の内容は、対応するグレード設定スイッチ釦
ないしｎの１つがオンとされることによって選択されて
、オア回路２６を経由してリミット値すとしてＣＰＬＩ
サイクル遅延部８のコンパレータ１４に出力される。
数に応じたグレード設定スイッチ釦ないし四が設けられ
、そのうちの１つがオンとなるように、システム提供者
によってセットされる。また、上記グレード設定スイッ
チ釦ないし２２のそれぞれに対応して、定数レジスタお
ないし塾が設けられ、予め例えば最上位グレード用の定
数レジスタ路にはゼロ、また下位グレードになるに従っ
て大きな値の定数が設定される。これらの定数レジスタ
おないし訪の内容は、対応するグレード設定スイッチ釦
ないしｎの１つがオンとされることによって選択されて
、オア回路２６を経由してリミット値すとしてＣＰＬＩ
サイクル遅延部８のコンパレータ１４に出力される。
コンパレータ１４は、カウンタｎの出力であるカウント
値−とグレード設定部９の出力であるリミット値すとの
大小を比較する。そして、カウント値６が、リミット値
すに等しいかそれ以上になったときに、「１」を出力す
る。コンパレータ１４の出力は、ディレィ回路１０の出
力と！ともにアンド回路１６に入力される。アンド回路
１６の出力は、オア回路１８を経由してアンド回路１７
に入力され、命令サイクル完了レベル入力とのアンド（
ＡＮＩ））がとられて、第１図図示命令起動タイミング
部４に出力される。
値−とグレード設定部９の出力であるリミット値すとの
大小を比較する。そして、カウント値６が、リミット値
すに等しいかそれ以上になったときに、「１」を出力す
る。コンパレータ１４の出力は、ディレィ回路１０の出
力と！ともにアンド回路１６に入力される。アンド回路
１６の出力は、オア回路１８を経由してアンド回路１７
に入力され、命令サイクル完了レベル入力とのアンド（
ＡＮＩ））がとられて、第１図図示命令起動タイミング
部４に出力される。
％に、最上位のグレードが選択された場合には、グレー
ド設定スイッチ釦と共に、上位グレード用スイッチｌが
連動してオンとされ、オン出力回路１９の出力がオア回
路１８に入力されるので、オア回路１８の出力は常に「
１」となる。従って、この場合には、命令サイクル完了
レベル入力は、遅延することなく、キのｔま命令サイク
ル完了レベル出力として現われるととになる。それ以外
の場合には、コンパレータ１４の比較結果に従って、命
令サイクル完了レベル入力が遅延されて出力されること
になる。
ド設定スイッチ釦と共に、上位グレード用スイッチｌが
連動してオンとされ、オン出力回路１９の出力がオア回
路１８に入力されるので、オア回路１８の出力は常に「
１」となる。従って、この場合には、命令サイクル完了
レベル入力は、遅延することなく、キのｔま命令サイク
ル完了レベル出力として現われるととになる。それ以外
の場合には、コンパレータ１４の比較結果に従って、命
令サイクル完了レベル入力が遅延されて出力されること
になる。
上記実施例においては、命令完了信号を遅延せしめる場
合について説明したが、命令起動信号を遅延せしめるよ
うにしてもよい。特に、命令の先読み処理やいわゆるパ
イプライン制御を行うコンピュータ等についても同様で
ある。ｔた、例えば第１図において、発振器２の発振周
波数を各グレードに対応して変更せしめるようにして本
発明を実施することも可能である。
合について説明したが、命令起動信号を遅延せしめるよ
うにしてもよい。特に、命令の先読み処理やいわゆるパ
イプライン制御を行うコンピュータ等についても同様で
ある。ｔた、例えば第１図において、発振器２の発振周
波数を各グレードに対応して変更せしめるようにして本
発明を実施することも可能である。
また、メモリ、チャネル、オペレーティング・システム
（０８）等の各グレードに対する条件は、グレードの設
定状態をオペレーティング・システムが読込み、オペレ
ーティング・システム自身が判断して、そのグレードに
許される条件でのみ走行するというロジックで実現すれ
ばよい。なお、オペレーティング・システムはグレード
を読取り、表示板、ディスプレイ、出力リスト等にその
種別を表示するようにすれば便利である。
（０８）等の各グレードに対する条件は、グレードの設
定状態をオペレーティング・システムが読込み、オペレ
ーティング・システム自身が判断して、そのグレードに
許される条件でのみ走行するというロジックで実現すれ
ばよい。なお、オペレーティング・システムはグレード
を読取り、表示板、ディスプレイ、出力リスト等にその
種別を表示するようにすれば便利である。
（７）発明の詳細
な説明した如く本発明によれば、ユーザの要望によって
容易にグレード・アップが可能とな択そのグレード・ア
ップに応じて例えばレンタル料のアップもできる。グレ
ードの変更が簡易かつ迅速に行うことができることから
、′システム導入時における処理能力の見積シ等もこれ
までのようにシビアでなくてもよい。グレード・アップ
がなされても、実際には同一の装置を使用することとな
るので無駄がなく、マた初期故障などの心配はなくそれ
までの信頼性を維持することができる。
容易にグレード・アップが可能とな択そのグレード・ア
ップに応じて例えばレンタル料のアップもできる。グレ
ードの変更が簡易かつ迅速に行うことができることから
、′システム導入時における処理能力の見積シ等もこれ
までのようにシビアでなくてもよい。グレード・アップ
がなされても、実際には同一の装置を使用することとな
るので無駄がなく、マた初期故障などの心配はなくそれ
までの信頼性を維持することができる。
また、実質的に機種の統合となシ、コンピュータの設計
、製作、試験、保守において、人的・物的に節約を図る
ことができる。
、製作、試験、保守において、人的・物的に節約を図る
ことができる。
第１図は本発明の一実施例構成、第２図は第１図図示実
施例の要部構成を示す。 図中、１は中央処理装置、２は発振器、３はカウンタ、
４は命令起動タイきング部、５は命令フェッチ部、６は
命令解読部、７は演算部、８はＣＰＵサイクル遅延部、
９はグレード設定部、ｌＯはディレィ回路、１１はフリ
ップ・フロップ、１２はカウンタ、１３ａ発振器、１４
はコンパレータ、１５ないし１７はアンド回路、１８は
オア回路、１９はオン出力回路、加ないし２２はグレー
ド設定スイッチ、囚ないし訪は定数レジスター２６はオ
ア回路、釘は上位グレード用スイッチを表わす。 特許出原人 富士通株式全社
施例の要部構成を示す。 図中、１は中央処理装置、２は発振器、３はカウンタ、
４は命令起動タイきング部、５は命令フェッチ部、６は
命令解読部、７は演算部、８はＣＰＵサイクル遅延部、
９はグレード設定部、ｌＯはディレィ回路、１１はフリ
ップ・フロップ、１２はカウンタ、１３ａ発振器、１４
はコンパレータ、１５ないし１７はアンド回路、１８は
オア回路、１９はオン出力回路、加ないし２２はグレー
ド設定スイッチ、囚ないし訪は定数レジスター２６はオ
ア回路、釘は上位グレード用スイッチを表わす。 特許出原人 富士通株式全社
Claims (1)
- 互換性を有しかつ性能の異なる複数のグレードからなる
コンピュータ・シリーズにおいて、上、記コンピュータ
・シリーズの最上位機種に相当する中央処理装置に１上
記複数のグレードに対応して処理サイクルを遅延させる
処理サイクル遅延手段をもうける共に、該処理サイクル
遅延手段に対し所定のグレードに対応する処理サイクル
遅延指示を行うグレード設定手段をもうけ、上記グレー
ド設定手段に上記複数のグレードのうちの任意のグレー
ドを設定するととによシ所望のグレードに相当するコン
ピュータを実現するようＫしたことを′特徴とするグレ
ード可変コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20836981A JPS58109937A (ja) | 1981-12-23 | 1981-12-23 | グレ−ド可変コンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20836981A JPS58109937A (ja) | 1981-12-23 | 1981-12-23 | グレ−ド可変コンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58109937A true JPS58109937A (ja) | 1983-06-30 |
| JPS6252897B2 JPS6252897B2 (ja) | 1987-11-07 |
Family
ID=16555143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20836981A Granted JPS58109937A (ja) | 1981-12-23 | 1981-12-23 | グレ−ド可変コンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58109937A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0196964A2 (en) | 1985-03-29 | 1986-10-08 | Fujitsu Limited | System for adjusting performance of information processing apparatus |
| JPS63146128A (ja) * | 1986-09-08 | 1988-06-18 | コンパック、コンピューター コーポレーション | パーソナルコンピュータおよびそのシステム |
| EP0357250A2 (en) * | 1988-08-25 | 1990-03-07 | International Computers Limited | Data processing apparatus and method with performance control |
| US5179693A (en) * | 1985-03-29 | 1993-01-12 | Fujitsu Limited | System for controlling operation of processor by adjusting duty cycle of performance control pulse based upon target performance value |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086940A (ja) * | 1973-12-03 | 1975-07-12 | ||
| JPS5355923A (en) * | 1976-10-29 | 1978-05-20 | Yokogawa Hokushin Electric Corp | Microprogram control unit |
-
1981
- 1981-12-23 JP JP20836981A patent/JPS58109937A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086940A (ja) * | 1973-12-03 | 1975-07-12 | ||
| JPS5355923A (en) * | 1976-10-29 | 1978-05-20 | Yokogawa Hokushin Electric Corp | Microprogram control unit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0196964A2 (en) | 1985-03-29 | 1986-10-08 | Fujitsu Limited | System for adjusting performance of information processing apparatus |
| US4910671A (en) * | 1985-03-29 | 1990-03-20 | Fujitsu Limited | Data processing system having a performance control pulse with a variable duty cycle for controlling execution and non-execution of instructions |
| US5179693A (en) * | 1985-03-29 | 1993-01-12 | Fujitsu Limited | System for controlling operation of processor by adjusting duty cycle of performance control pulse based upon target performance value |
| JPS63146128A (ja) * | 1986-09-08 | 1988-06-18 | コンパック、コンピューター コーポレーション | パーソナルコンピュータおよびそのシステム |
| EP0357250A2 (en) * | 1988-08-25 | 1990-03-07 | International Computers Limited | Data processing apparatus and method with performance control |
| US5159675A (en) * | 1988-08-25 | 1992-10-27 | International Computers Limited | Performance control mechanism for alternately allowing instructions to be initiated for r clock beats and preventing initiating thereof for w clock beats |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252897B2 (ja) | 1987-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0098169A2 (en) | Data processing system | |
| US4308581A (en) | Single step system for a microcomputer | |
| US5056057A (en) | Keyboard interface for use in computers incorporating terminate-and-stay-resident programs | |
| GB1097449A (en) | A digital electronic computer system | |
| CA2283046C (en) | Methodology for emulation of multi-threaded processes in a single-threaded operating system | |
| US4435757A (en) | Clock control for digital computer | |
| JPH05108195A (ja) | ポータブルコンピユータ | |
| US4885682A (en) | Microprogram controller for detecting the occurrence of an interrupt request or a termination of a string instruction | |
| JPS58109937A (ja) | グレ−ド可変コンピユ−タ | |
| US4992937A (en) | Microcomputer having a program mode setting circuit | |
| JPS6049337B2 (ja) | パイプライン制御方式 | |
| JP2512119B2 (ja) | マイクロプロセッサ | |
| JPH0573296A (ja) | マイクロコンピユータ | |
| KR100284287B1 (ko) | 가변 리셋 어드레스를 가지는 마이크로프로세서 | |
| JPS59183434A (ja) | 命令先取り制御方式 | |
| JPS5818647B2 (ja) | キ−ニユウリヨクセイギヨソウチ | |
| JPH04255028A (ja) | マイクロプロセッサ | |
| JPS593563A (ja) | 計算機システム評価用タイマ | |
| JPS62164138A (ja) | コンカレントル−プを有するマイクロプロセツサ | |
| JPS592056B2 (ja) | マイクロコンピユ−タノ プログラムカウンタヒヨウジホウシキ | |
| EP0260639A2 (en) | Microprogram sequencer | |
| JPH0427730B2 (ja) | ||
| JP2636074B2 (ja) | マイクロプロセッサ | |
| JP2675506B2 (ja) | マイクロプロセッサ装置 | |
| JP3001526B1 (ja) | 割り込み処理回路及び割り込みデバッグ方法 |