JPH0561671A - マイクロプログラム制御回路 - Google Patents
マイクロプログラム制御回路Info
- Publication number
- JPH0561671A JPH0561671A JP24502891A JP24502891A JPH0561671A JP H0561671 A JPH0561671 A JP H0561671A JP 24502891 A JP24502891 A JP 24502891A JP 24502891 A JP24502891 A JP 24502891A JP H0561671 A JPH0561671 A JP H0561671A
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- execution
- branch
- instruction
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】 分岐先のマイクロ命令が既にパイプ構造内に
存在する形の分岐において、分岐成功時に分岐命令と前
記分岐先マイクロ命令間のマイクロ命令を簡単な論理で
実行抑止する。 【構成】 パイプ構造をとるマイクロ命令の実行部３１
〜３５を制御するマイクロ命令レジスタ１１〜１５と、
マイクロ命令レジスタ１１〜１５に対応し自マイクロ命
令と分岐先マイクロ命令間に何ステップのマイクロ命令
があるかを示すレジスタ２１〜２５と、以前に実行され
たマイクロ命令の実行結果状態を格納するレジスタ４０
と、分岐判別回路５０，５１と、マイクロ命令実行抑止
信号生成回路６０とを有する。
存在する形の分岐において、分岐成功時に分岐命令と前
記分岐先マイクロ命令間のマイクロ命令を簡単な論理で
実行抑止する。 【構成】 パイプ構造をとるマイクロ命令の実行部３１
〜３５を制御するマイクロ命令レジスタ１１〜１５と、
マイクロ命令レジスタ１１〜１５に対応し自マイクロ命
令と分岐先マイクロ命令間に何ステップのマイクロ命令
があるかを示すレジスタ２１〜２５と、以前に実行され
たマイクロ命令の実行結果状態を格納するレジスタ４０
と、分岐判別回路５０，５１と、マイクロ命令実行抑止
信号生成回路６０とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプログラムに
よって制御される情報処理装置において実行が定義され
るマイクロ命令に関する。
よって制御される情報処理装置において実行が定義され
るマイクロ命令に関する。
【０００２】
【従来の技術】マイクロ命令の実行が複数の実行部にわ
かれて実行されるパイプ構造を持つ情報処理装置におい
て、以前に実行されたマイクロ命令の結果等によって分
岐をするかしないかが決定される条件分岐のマイクロ命
令の実行を考える。条件が成立し分岐をする場合、すで
に後続の何ステップかのマイクロ命令がパイプ構造の中
に存在しており、これらのマイクロ命令の実行を抑止す
る必要がある。
かれて実行されるパイプ構造を持つ情報処理装置におい
て、以前に実行されたマイクロ命令の結果等によって分
岐をするかしないかが決定される条件分岐のマイクロ命
令の実行を考える。条件が成立し分岐をする場合、すで
に後続の何ステップかのマイクロ命令がパイプ構造の中
に存在しており、これらのマイクロ命令の実行を抑止す
る必要がある。
【０００３】従来はこの後続のマイクロ命令の実行の抑
止として、分岐実行となった条件分岐命令以降のパイプ
構造内に存在するマイクロ命令をクリアし、新たに分岐
先のマイクロ命令を発行し実行していた。
止として、分岐実行となった条件分岐命令以降のパイプ
構造内に存在するマイクロ命令をクリアし、新たに分岐
先のマイクロ命令を発行し実行していた。
【０００４】
【発明が解決しようとする課題】この従来の方法では分
岐実行となった場合に、常にパイプ構造内に存在してい
るマイクロ命令をクリアするため、分岐先が条件分岐命
令の２ステップ後のような分岐先のマイクロ命令が既に
パイプ構造内に存在する形の分岐の出現頻度が高い場合
で、分岐成功の度にパイプ構造内のマイクロ命令がクリ
アされるため、処理速度が遅くなるという問題がある。
岐実行となった場合に、常にパイプ構造内に存在してい
るマイクロ命令をクリアするため、分岐先が条件分岐命
令の２ステップ後のような分岐先のマイクロ命令が既に
パイプ構造内に存在する形の分岐の出現頻度が高い場合
で、分岐成功の度にパイプ構造内のマイクロ命令がクリ
アされるため、処理速度が遅くなるという問題がある。
【０００５】また分岐先のマイクロ命令が既にパイプ構
造内に存在した場合、分岐命令と分岐先命令の間のマイ
クロ命令のみをクリアしようとした場合には制御が複雑
になるという問題がある。
造内に存在した場合、分岐命令と分岐先命令の間のマイ
クロ命令のみをクリアしようとした場合には制御が複雑
になるという問題がある。
【０００６】本発明の目的は前記課題を解決したマイク
ロプログラム制御回路を提供することにある。
ロプログラム制御回路を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るマイクロプログラム制御回路において
は、以前に実行されたマイクロ命令の実行結果によって
自マイクロ命令の直後のＮステップのマイクロ命令の実
行を抑止するマイクロ命令を有するマイクロプログラム
をセットしているメモリと、前記メモリから読み出した
マイクロ命令をセットする命令レジスタと、前記命令レ
ジスタの内容を解析して前記メモリから読み出したマイ
クロ命令を実行する組合せ回路と、前記組合せ回路で得
られたマイクロ命令の実行結果を格納する状態レジスタ
と、前記状態レジスタの値により自マイクロ命令の直後
のＮステップのマイクロ命令の実行を抑止させるマイク
ロ命令実行抑止信号を生成する生成回路とを有するもの
である。
め、本発明に係るマイクロプログラム制御回路において
は、以前に実行されたマイクロ命令の実行結果によって
自マイクロ命令の直後のＮステップのマイクロ命令の実
行を抑止するマイクロ命令を有するマイクロプログラム
をセットしているメモリと、前記メモリから読み出した
マイクロ命令をセットする命令レジスタと、前記命令レ
ジスタの内容を解析して前記メモリから読み出したマイ
クロ命令を実行する組合せ回路と、前記組合せ回路で得
られたマイクロ命令の実行結果を格納する状態レジスタ
と、前記状態レジスタの値により自マイクロ命令の直後
のＮステップのマイクロ命令の実行を抑止させるマイク
ロ命令実行抑止信号を生成する生成回路とを有するもの
である。
【０００８】また、本発明に係るマイクロプログラム制
御回路においては、自マイクロ命令の実行結果により自
マイクロ命令の直後のＮステップのマイクロ命令の実行
を抑止するマイクロ命令を有するマイクロプログラムを
セットしているメモリと、前記メモリから読み出したマ
イクロ命令をセットする命令レジスタと、前記命令レジ
スタの内容を解析して前記メモリから読み出したマイク
ロ命令を実行する組合せ回路と、前記組合せ回路で得ら
れた前記自マイクロ命令の実行結果により前記自マイク
ロ命令の直後のＮステップのマイクロ命令の実行を抑止
させるマイクロ命令実行抑止信号を生成する生成回路と
を有するものである。
御回路においては、自マイクロ命令の実行結果により自
マイクロ命令の直後のＮステップのマイクロ命令の実行
を抑止するマイクロ命令を有するマイクロプログラムを
セットしているメモリと、前記メモリから読み出したマ
イクロ命令をセットする命令レジスタと、前記命令レジ
スタの内容を解析して前記メモリから読み出したマイク
ロ命令を実行する組合せ回路と、前記組合せ回路で得ら
れた前記自マイクロ命令の実行結果により前記自マイク
ロ命令の直後のＮステップのマイクロ命令の実行を抑止
させるマイクロ命令実行抑止信号を生成する生成回路と
を有するものである。
【０００９】
【作用】本発明では、分岐成功時に分岐命令と分岐先マ
イクロ命令間のマイクロ命令を簡単な論理で実行抑止す
るようにしたものである。
イクロ命令間のマイクロ命令を簡単な論理で実行抑止す
るようにしたものである。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は、本発明のマイクロ命令を実行する
ためのハードウェアを示すブロック図である。
ためのハードウェアを示すブロック図である。
【００１２】図において、本例のハードウェアはマイク
ロ命令の実行部がパイプ構造となっており、５つの組合
せ回路３１，３２，３３，３４，３５に分割して実行さ
れる。
ロ命令の実行部がパイプ構造となっており、５つの組合
せ回路３１，３２，３３，３４，３５に分割して実行さ
れる。
【００１３】１０はマイクロ命令を格納するメモリであ
る。１１，１２，１３，１４，１５は組合せ回路３１，
３２，３３，３４，３５を制御するマイクロ命令を格納
する命令レジスタであり、メモリ１０から出力されたマ
イクロ命令が順次レジスタ１１からレジスタ１２へ、レ
ジスタ１２からレジスタ１３へとレジスタ１５まで移送
される。
る。１１，１２，１３，１４，１５は組合せ回路３１，
３２，３３，３４，３５を制御するマイクロ命令を格納
する命令レジスタであり、メモリ１０から出力されたマ
イクロ命令が順次レジスタ１１からレジスタ１２へ、レ
ジスタ１２からレジスタ１３へとレジスタ１５まで移送
される。
【００１４】２１，２２，２３，２４，２５はそれぞれ
命令レジスタ１１，１２，１３，１４，１５に対応する
レジスタであり、レジスタ１１〜１５に格納されている
のが条件分岐のマイクロ命令で、かつ分岐先が後続のス
テップにある場合、自命令と分岐先の間に何ステップの
命令があるかを示す値が格納される。この値は条件分岐
命令と並列してメモリ１０に格納されている。
命令レジスタ１１，１２，１３，１４，１５に対応する
レジスタであり、レジスタ１１〜１５に格納されている
のが条件分岐のマイクロ命令で、かつ分岐先が後続のス
テップにある場合、自命令と分岐先の間に何ステップの
命令があるかを示す値が格納される。この値は条件分岐
命令と並列してメモリ１０に格納されている。
【００１５】４０は以前に実行されたマイクロ命令の実
行結果状態を格納するレジスタである。状態レジスタ４
０の意味を図２（ａ）に示す。
行結果状態を格納するレジスタである。状態レジスタ４
０の意味を図２（ａ）に示す。
【００１６】５０，５１は分岐判別回路であり、論理値
“１”とイクスクルーシブ・オアをとり、結果が“１”
の場合、分岐成立となり、その情報がマイクロ命令実行
抑止信号生成回路６０の入力となる。
“１”とイクスクルーシブ・オアをとり、結果が“１”
の場合、分岐成立となり、その情報がマイクロ命令実行
抑止信号生成回路６０の入力となる。
【００１７】分岐成功時、マイクロ命令実行抑止信号生
成回路６０では、レジスタ２５が示すステップ数だけ分
岐命令以降のマイクロ命令の実行を抑止するマイクロ命
令実行抑止信号７１〜７５を生成する。
成回路６０では、レジスタ２５が示すステップ数だけ分
岐命令以降のマイクロ命令の実行を抑止するマイクロ命
令実行抑止信号７１〜７５を生成する。
【００１８】図２（ｂ）には、本例におけるハードウェ
アの実行を制御するマイクロ命令を示す。図２（ｂ）中
，が本特許のマイクロ命令である。各マイクロ命令
は１クロックで１命令実行される。
アの実行を制御するマイクロ命令を示す。図２（ｂ）中
，が本特許のマイクロ命令である。各マイクロ命令
は１クロックで１命令実行される。
【００１９】本例においてはパイプ構造の段数が５段で
あるため、条件分岐命令と分岐先との間のステップ数が
６以上の場合は、本特許のマイクロ命令を使用すると、
逆に性能の低下を招くことになる。従って、分岐先が後
続の５ステップ以内の場合に限って使用されることにな
る。
あるため、条件分岐命令と分岐先との間のステップ数が
６以上の場合は、本特許のマイクロ命令を使用すると、
逆に性能の低下を招くことになる。従って、分岐先が後
続の５ステップ以内の場合に限って使用されることにな
る。
【００２０】図３は、今実現しようとしている処理のフ
ローチャートである。本特許の，のマイクロ命令を
使用した場合のコーティングを図４に、使用しない場合
のコーティングを図５に示す。分岐命令の場合、分岐が
行われる時は分岐先のマイクロ命令は新たにメモリ１０
から読みだされる。
ローチャートである。本特許の，のマイクロ命令を
使用した場合のコーティングを図４に、使用しない場合
のコーティングを図５に示す。分岐命令の場合、分岐が
行われる時は分岐先のマイクロ命令は新たにメモリ１０
から読みだされる。
【００２１】図６に図４のコーティングを実行した場合
のタイムチャートを、図７に図５のコーティングを実行
した場合のタイムチャートを示す。
のタイムチャートを、図７に図５のコーティングを実行
した場合のタイムチャートを示す。
【００２２】タイムチャートはマイクロ格納レジスタ１
１〜１５の中にどのマイクロ命令が存在するかで表して
いる。図７を見ると、条件分岐が成立時、分岐先のマイ
クロ命令が必ずレジスタ１１に格納されるため、図６と
比較すると、同じ処理を行うのに６クロック余分に必要
となっているのがわかる。
１〜１５の中にどのマイクロ命令が存在するかで表して
いる。図７を見ると、条件分岐が成立時、分岐先のマイ
クロ命令が必ずレジスタ１１に格納されるため、図６と
比較すると、同じ処理を行うのに６クロック余分に必要
となっているのがわかる。
【００２３】
【発明の効果】以上説明したように本発明によれば、以
前に実行されたマイクロ命令の実行結果によって自マイ
クロ命令の直後のＮステップのマイクロ命令の実行を抑
止するマイクロ命令と、自マイクロ命令の実行結果によ
り自マイクロ命令の直後のＮステップのマイクロ命令の
実行を抑止するマイクロ命令を用いることによって分岐
先のマイクロ命令，非分岐先のマイクロ命令ともにパイ
プ構造内に存在する場合に分岐命令と分岐先のマイクロ
命令の間に存在する非分岐側のマイクロ命令を簡単な論
理で実行抑止することが可能になる。その結果、上記の
ようなケースにおいて従来技術よりも処理速度が速くな
るという効果がある。
前に実行されたマイクロ命令の実行結果によって自マイ
クロ命令の直後のＮステップのマイクロ命令の実行を抑
止するマイクロ命令と、自マイクロ命令の実行結果によ
り自マイクロ命令の直後のＮステップのマイクロ命令の
実行を抑止するマイクロ命令を用いることによって分岐
先のマイクロ命令，非分岐先のマイクロ命令ともにパイ
プ構造内に存在する場合に分岐命令と分岐先のマイクロ
命令の間に存在する非分岐側のマイクロ命令を簡単な論
理で実行抑止することが可能になる。その結果、上記の
ようなケースにおいて従来技術よりも処理速度が速くな
るという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】（ａ）は、図１において以前に実行されたマイ
クロ命令の実行結果状態を格納する状態レジスタの意味
を示す図、（ｂ）は、本例におけるハードウェアの実行
を制御するマイクロ命令を示す図である。
クロ命令の実行結果状態を格納する状態レジスタの意味
を示す図、（ｂ）は、本例におけるハードウェアの実行
を制御するマイクロ命令を示す図である。
【図３】今実現しようとしている処理のフローチャート
である。
である。
【図４】本発明のマイクロ命令を使用した場合のコーデ
ィングを示す図である。
ィングを示す図である。
【図５】本発明のマイクロ命令を使用しない場合のコー
ディングを示す図である。
ディングを示す図である。
【図６】図４のコーディングの動作を示すタイムチャー
トである。
トである。
【図７】図５のコーディングの動作を示すタイムチャー
トである。
トである。
１０ メモリ １１〜１５ マイクロ命令格納レジスタ ２１〜２５ マイクロ命令ステップ数レジスタ ３１〜３５ 組合せ回路 ４０ 状態レジスタ ５０，５１ 分岐条件判別回路 ６０ マイクロ命令実行抑止信号生成回路
Claims (2)
- 【請求項１】 以前に実行されたマイクロ命令の実行結
果によって自マイクロ命令の直後のＮステップのマイク
ロ命令の実行を抑止するマイクロ命令を有するマイクロ
プログラムをセットしているメモリと、 前記メモリから読み出したマイクロ命令をセットする命
令レジスタと、 前記命令レジスタの内容を解析して前記メモリから読み
出したマイクロ命令を実行する組合せ回路と、 前記組合せ回路で得られたマイクロ命令の実行結果を格
納する状態レジスタと、 前記状態レジスタの値により自マイクロ命令の直後のＮ
ステップのマイクロ命令の実行を抑止させるマイクロ命
令実行抑止信号を生成する生成回路とを有することを特
徴とするマイクロプログラム制御回路。 - 【請求項２】 自マイクロ命令の実行結果により自マイ
クロ命令の直後のＮステップのマイクロ命令の実行を抑
止するマイクロ命令を有するマイクロプログラムをセッ
トしているメモリと、 前記メモリから読み出したマイクロ命令をセットする命
令レジスタと、 前記命令レジスタの内容を解析して前記メモリから読み
出したマイクロ命令を実行する組合せ回路と、 前記組合せ回路で得られた前記自マイクロ命令の実行結
果により前記自マイクロ命令の直後のＮステップのマイ
クロ命令の実行を抑止させるマイクロ命令実行抑止信号
を生成する生成回路とを有することを特徴とするマイク
ロプログラム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24502891A JPH0561671A (ja) | 1991-08-30 | 1991-08-30 | マイクロプログラム制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24502891A JPH0561671A (ja) | 1991-08-30 | 1991-08-30 | マイクロプログラム制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561671A true JPH0561671A (ja) | 1993-03-12 |
Family
ID=17127508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24502891A Pending JPH0561671A (ja) | 1991-08-30 | 1991-08-30 | マイクロプログラム制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561671A (ja) |
-
1991
- 1991-08-30 JP JP24502891A patent/JPH0561671A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05158687A (ja) | プログラム制御方法及びプログラム制御装置 | |
| JP2748822B2 (ja) | 情報処理装置 | |
| KR900002437B1 (ko) | 정보처리장치의 성능 조정 시스템 | |
| JPH0561671A (ja) | マイクロプログラム制御回路 | |
| JP3759729B2 (ja) | スペキュレーティブ・レジスタの調整 | |
| JP2513765B2 (ja) | パイプライン処理における条件分岐制御方式 | |
| JP2558831B2 (ja) | パイプライン制御方式 | |
| JPH0573296A (ja) | マイクロコンピユータ | |
| JPS59183434A (ja) | 命令先取り制御方式 | |
| JP2979108B2 (ja) | データ処理装置における非同期処理の同期化方式 | |
| JPS6220032A (ja) | 情報処理装置 | |
| JPH04251331A (ja) | 情報処理装置 | |
| JP2675226B2 (ja) | タイミング調整方法 | |
| JPH06161778A (ja) | マルチフロー命令制御方法及び命令処理装置 | |
| JPH0619705A (ja) | パイプライン制御方式 | |
| JPH02217924A (ja) | データ処理装置のストア処理方式 | |
| JPS62113239A (ja) | マイクロ命令生成方式 | |
| JPH0259961A (ja) | 情報処理装置 | |
| JPS61187044A (ja) | 情報処理装置 | |
| JPH10320380A (ja) | ベクトル処理装置 | |
| JPS61117625A (ja) | マイクロプログラム条件分岐方式 | |
| JPH05127894A (ja) | 命令実行方式 | |
| JPH05108384A (ja) | マイクロプロセツサ | |
| JPH04326425A (ja) | ループ処理制御方式 | |
| JPH01286034A (ja) | 情報処理装置 |