JPH03156674A - ベクトル処理装置及びベクトル処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はベクトル処理装置に関し、特にベクトル演算処
理時の命令実行指示タイミングの制御方式に関する。

従来技術 従来のベクトル処理装置において、演算結果のベクトル
レジスタへの格納速度が毎１クロック１要素である場合
における命令実行指示タイミングは、第２図（Ａ）に示
すように、演算命令の実行指示後、演算で使用する演算
器のバイブライン段数相当クロックＰ経過したことを検
出することにより、後続する演算結果格納ベクトルレジ
スタを参照する命令の実行指示を与えるタイミングを得
るようになっている。

しかし、演算結果の格納速度が毎ｎ　（ｎ≧２゜整数）
クロック１要素の場合、毎１クロック１要素の格納速度
の場合と同様に、演算命令の実行指示後に演算で使用す
る演算器のパイプライン段数相当クロックＰだけ経過し
たタイミングで、後続の演算結果格納ベクトルレジスタ
を参照する命令の実行指示を与えると、ベクトルレジス
タの読出しがベクトルレジスタへの演算結果の格納より
早く行なわれてしまう可能性がある。

例えば、第２図（Ｂ）に示すように、ベクトルレジスタ
への格納速度が毎２クロ・ツクに１要素の演算命令に対
して、後続のベクトルレジスタ参照命令のベクトルレジ
スタの読出し速度が毎１クロック１要素である場合、先
行の演算命令の最後のベクトル要素の演算結果の格納よ
り、後続の演算命令の最後のベクトル要素の読出しが早
く行なわれてしまう。

このため、第２図（Ｃ）に示すように、演算結果の格納
が毎ｎクロック１要素の場合は、全てのベクトル要素の
演算結果の格納が終了するまで後続の演算結果を参照す
る命令の実行指示を与えないようになっている。従って
、演算結果格納が毎ｎクロック１要素の命令の後続に、
演算結果を参照する命令を実行する場合、全体として処
理時間が長くなる。

以上の問題を解決するために従来は、先行する演算命令
のベクトルレジスタへの格納速度ｎ（毎ロタロック１要
素）を検出する手段を設け、ベクトル長ＶＬ、演算器の
バイブライン段数相当クロックＰとすると、先行する演
算命令の実行指示後、（Ｐ＋　（ｎ−１）×ＶＬ）クロ
ック後に、後続ノ演算結果を参照する演算命令の実行指
示を与えている。これにより、第２図（Ｄ）で示すよう
に、ベクトルレジスタへの最後のベクトル要素の格納を
後続演算の最後のベクトル要素の読出しが、最も速い毎
１クロック１要素の読出しの場合において、追越さない
範囲で最速となるように命令実行指示のタイミングを制
御するようにしている。

上述した従来の制御技術では、後続の演算結果参照命令
のオペランドとして与えられたベクトルレジスタの読出
し速度が１クロツク１要素の場合に限り、命令実行指示
を最速で与えることができる。

すなわち、第２図（Ｄ）に示すような場合は、後続の演
算結果参照命令のベクトルレジスタの読出し速度が１ク
ロツクあたり１要素であるため、先行演算結果の最後の
ベクトル要素の格納を後続の演算結果参照命令の最後の
ベクトル要素の読出しが追越さない、最速のパターンに
なるように命令実行指示を与えている。

しかし、後続の演算結果参照命令のオペランドとして与
えられたベクトルレジスタの読出し速度が、毎にクロッ
ク１要素の場合、（ｋ≧２．整数）最後のベクトル要素
の読出しは、先行演算結果の最後のベクトル要素の格納
より遅れ、後続命令の実行は最速となならない。

例えば、後続の演算結果参照命令のオペランドとして与
えられたベクトルレジスタの読出し速度が毎２クロック
１要素の場合、第３図（Ａ）でボすように、最後要素の
読出しが最後要素の書込みより遅くなる。この場合、従
来の命令実行指示許可のタイミングが最速でないことは
明らかである。

このように、第３図（Ｂ）に示すような最後要素の読出
しが最後要素の書込みを追越さない範囲で最速になるよ
うに、後続のベクトルレジスタの読出し速度が毎にクロ
ック１要素の命令の実行指示を与えるような手段は存在
しない。

発明の目的 本発明の目的は、レジスタの格納速度及び読出し速度が
どのような条件であっても、その条件の下で常に最速と
なるような後続命令の実行指示を与えることができるベ
クトル処理装置を提供することである。

発明の構成 本発明によれば、ベクトルレジスタと、ノ々イブライン
処理をなす演算器とを含み、実行すべき前記ベクトルレ
ジスタ及び前記演算器の状態を管理しつつ命令の実行指
示をなすよう構成されたベクトル処理装置であって、実
行中の命令の実行結果のベクトルレジスタへの格納速度
（ロクロック／１要素）を保持する格納速度保持手段と
、前記実行中の命令に続く後続命令により指示されたオ
ペランドを与えるベクトルレジスタからの読出し速度（
ｋクロック／１要素）を保持する読出し速度保持手段と
、前記パイプラインの段数相当クロック（Ｐ）を保持す
るパイプライン段数クロック保持手段と、前記オペラン
ドのベクトル長（ＶＬ）を保持するベクトル長保持手段
と、前記格納速度、読出し速度、パイプライン段数相当
クロック、ベクトル長を参照して、先行する前記実行中
の命令の演算指示タイミングから、Ｐ＋　（ｎ−ｋ）Ｘ
ＶＩ、なる時間後に前記後続命令の実行指示を許可する
タイミングを生成する手段とを有することを特徴とする
ベクトル処理装置が得られる。

実施例 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の実施例のシステム構成図であり、本装
置は、第１図に示すように、命令処理部１と命令制御部
２とからなる。命令処理部１はベクトルレジスタＲＯ〜
Ｒ７と、演算器１０〜１３とクロスバスイッチ１４とか
ら構成されている。

演算器１０〜１３は、例えば、夫々加算器、乗算器、論
理演算器、除算器であり、これらのパイプライン段数は
固有である。

また、ここでは、演算器１０．１１は毎クロツク１要素
ずつベクトルレジスタＲＯ〜Ｒ３の要素を読出し、パイ
プライン段数クロック後に命令で指定されたベクトルレ
ジスタに毎クロツク結果を格納するものとする。演算器
１２は毎２クロック１要素ずつベクトルレジスタＲ４，
Ｒ５の要素を読出し、パイプライン段数クロック後に命
令で指定されたベクトルレジスタに毎２クロック１要素
ずつ結果を格納するものとする。演算器１３は毎４クロ
ック１要素ずつベクトルレジスタＲｅ、Ｒ７の要素を読
出し、パイプライン段数クロック後に命令で指定された
ベクトルレジスタに毎４クロック１要素ずつ結果を格納
するものと仮定する。

命令解読指示部２は命令レジスタ２０と、デコーダ回路
２１と、格納速度判別回路２２と、タイミング生成回路
２３と、命令実行指示チエツク回路２４、読出し速度判
別回路２５と、チエツクタイミング決定回路２６と、格
納速度レジスタ２７とからなる。

命令レジスタ２０に命令をセットし、デコーダ回路２１
により命令をデコードし、命令実行に必要な使用ベクト
ルレジスタ要求情報を得る。格納速度判別回路２２では
、命令レジスタ２０で指定したベクトルレジスタへの演
算結果の格納が毎回クロック１要素の速度であるかを検
出し、命令で演算結果の格納のために指定するベクトル
レジスタに対応する格納速度レジスタ２７に格納速度を
、命令の実行指示時から実行終了まで保持する。

読出し速度判別回路２５では、命令レジスタ２０の命令
からベクトルレジスタの読出しが毎回クロック１要素で
あるかを検出する。

タイミング生成回路２３は格納速度レジスタ２７の出力
と命令実行指示タイミングとから、書込み中のベクトル
レジスタの読出し許可タイミングを複数個生成する。

チエツクタイミング決定回路２６では、読出し速度判別
回路２５の出力と格納速度レジスタ２７の出力とから、
タイミング生成回路２３の出力のうちでどのタイミング
をチエツクするのが最適かを決定し、その結果を出力す
る。

命令実行指示チエツク回路２４では、命令レジスタ２０
にセットされている命令の使用すべきベクトルレジスタ
の指定の情報と、どのベクトルレジスタが読出し中ある
いは書込み中であるかという情報とに加えて、タイミン
グ生成回路２３の複数個の出力と、その中でどのタイミ
ングをチエツクすればよいかを決定するチエツクタイミ
ング決定回路２６の出力とから命令実行指示を生成する
。

ここて、本発明の実施例の詳細を説明する。第４図では
、ベクトルレジスタＲＯ，Ｒ１の加算結果をＲ２に格納
する場合の制御フラッグを示している。まず、ＲＯ，Ｒ
１の読出し中を示し、後続演算でＲＯ，Ｒ１の読出しを
制限するためのリード中フラッグは命令実行指示から読
出し終了まで点燈する。また、Ｒ２の読出し中を示し、
後続演算でのＲ２の書込みを制限するためのＲ２ライト
中フラッグは、命令実行指示から書込み終了まで点燈す
る。

さらに、Ｒ２の書込んだ結果を後続演算で読出す場合、
Ｒ２の書込みが開始するまで後続演算の命令実行指示を
待たせるためのＲ２ライト待ちフラッグは、命令実行指
示から演算、すなわち加算のパイプライン段数相当クロ
ックの時間点燈する。

これにより、実行すべき命令での使用を指定したベクト
ルレジスタに対応するベクトルレジスタのとジー状態の
解除を制御フラッグのリセットにより検出し、第５図で
示すようにＲＯ，Ｒ１の加算結果をＲ２に格納し、この
Ｒ２とＲ３の乗算結果をＲ４に格納する場合、Ｒ２とＲ
３の乗算命令の実行指示はＲ２ライト待ちフラッグが消
燈するまで待つ。

ここで、同様に例えば、Ｒ６，Ｒ７の除算結果をＲＯに
格納し、後続命令として、その結果のＲＯ及びＲ１の加
算結果をＲ２に格納する場合を考えると、除算の結果の
格納速度は毎４クロック１要素であるため、演算器のパ
イプライン段数をＰ１ベクトル長ＶＬ、書込み速度ｎ−
４とすると、第６図に示すようにＲＯライト待ちフラッ
グを命令実行指示時から、 Ｐ＋　（ｎ−１）ｘｖＬ−Ｐ＋３ＶＬ　　（クロック）
たけ点燈させ、このフラッグのリセットをチエツクして
後続の命令の実行指示を与える。書込み速度が毎ｎクロ
ック１要素の先行演算のベクトルレジスタへの最後のベ
クトル要素の格納を読出し速度が毎１クロック１要素の
後続演算の最後のベクトル要素の読出しが追越さない範
囲で最速な命令実行指示を与えることが可能になってい
る。

さらに、Ｒｅ、Ｒ７の除算結果をＲ４に格納し、後続命
令として、その結果のＲ４及びＲ５の論理演算結果をＲ
２に格納する場合を考える。このとき、除算の結果の格
納速度は毎４クロック１要素であり、加算の読出し速度
は毎２クロック１要素であるため、第７図に示すように
、Ｒ４ライト待ちフラッグを除算命令実行指示時から Ｐ＋　（ｎ−１）ＸＶＬ　−Ｐ＋３ＶＬ　　（クロック
）だけ点燈させ、このフラッグのリセットをチエツクし
て、後続の命令の実行指示を与えたとすると、先行演算
のベクトルレジスタへの最後のベクトル要素の格納より
、後続演算の最後のベクトル要素の読出しが遅れること
になる。

以上のように、先行命令の結果の格納速度が同じでも、
後続命令の読出し速度が毎１クロック１要素の命令の場
合は、後続命令の実行指示を最速で与えることができる
が、毎にクロック１要素（ｋ≧２．整数）の場合、後続
命令の実行指示を最速で与えられない。そこで、これを
改善するための機能をも有する命令制御部の実施例のブ
ロックを第８図に示す。

・命令レジスタ２０に命令をセットし、ベクトル長レジ
スタ３０には命令に対応するベクトル長を、パイプライ
ン段数レジスタ２８には命令に対応する演算器のパイプ
ライン段数を夫々保持する。デコード回路２１により、
実行しようとする命令の使用ベクトルレジスタの要求情
報をデコードする。

また、この命令のベクトルレジスタからの読出し速度（
ｋ：毎にクロック１要素）を命令レジスタ２０から検出
するための読出し速度判別回路２５及び命令のベクトル
レジスタへの格納速度（ｎ：毎ｎクロック１要素）を命
令レジスタ２０から検出するための格納速度判別回路２
２を設ける。

ベクトルレジスタの読出し中を示すリード中フラッグ（
ＲＢと略す）３６及び書込み中を示すライト中フラッグ
（ＶＢと略す）３７を各ベクトルレジスタ毎に設け、夫
々命令により読出しあるいは書込みのために指定された
ベクトルレジスタに対応したフラッグが命令の実行指示
時にセットされ、夫々読出し終了あるいは書込み終了で
対応するＲＢあるいはＶＢがリセットされる。

さらに、ライト待ちフラッグ３８−０〜３８−Ｎ−１は
、ＷＷＯ，ＷＶｌ、ＷＮ２．・、ＷＷＮ−１トＮ種に拡
張シ、ツレツレがさらにベクトルレジスタの本数だけ存
在する。

Ｎは命令処理部１に用意された演算器の中で一番遅い格
納速度で決まり、ここでは除算器がこれに該当し、Ｎ−
４となる。すなわち、４種のライト待ちフラッグが各ベ
クトルレジスタの本数分ずっ存在する。

各ライト待ちフラッグの長さは演算器のバイブライン段
数をＰ１ベクトル長をＶ　Ｌとすると、ＷｖＯは命令実
行指示から Ｐ＋０×ＶＬ　−Ｐ　　　　（りｏツク）ｗｗｌは命令
実行指示から Ｐ＋１×ｖＬ−Ｐ＋ｖＬ　　　（クロック）ＷＮ２は命
令実行指示から Ｐ＋２ＸＶｌ、　　　　（クロック） ＷＷａは命令実行指示から Ｐ＋３×ｖＬ　　　　（クロック） とする。

以上のフラッグから、書込み中のベクトルレジスタを読
出してよいタイミングは、後続の命令のベクトルレジス
タの読出し速度が、 毎１クロック１要素のときＷＷａ、毎２クロック１要素
のときＷＮ２．毎３クロック１要素のとき１ｗ１．毎４
クロック１要素のときｗｗＯを夫々チエツクするように
、チエツクフラッグ決定回路３５から指示される。

一般に、毎ｎクロック１要素Ｃｎ：Ｎ≧ｎ≧２゜整数）
の書込中のベクトルレジスタを毎にクロック１要素で読
出す場合、ＶＶｎ−ｋをチエツクすればよい。例えば、
毎４クロック１要素の書込み中のベクトルレジスタを毎
１クロック１要素で読出す場合、ｎ−に−４−１＝３と
なり、ｗｗ３をチエツクする。

あるいは、毎４クロック１要素の書込み中のベクトルレ
ジスタを毎２クロック１要素で読出す場合、ｎ−に＝４
　２−２とナリｗｗ２ヲチェックスる。あるいは、毎２
クロック１要素の書込み中のベクトルレジスタを毎２ク
ロックｌ要素で読出す場合、ｎ−に−２−２−０となり
、ｖｗＯをチエツクする。ただし、毎２クロック１要素
の書込み中のベクトルレジスタを毎４クロック１要素で
読出す場合、ｎ−に−２−４−−２＜０となってしまう
が、ｋｉｎの場合は、ｗｗＯをチエツクすることにする
。

チエツクフラッグ決定回路３５は読出し速度判定回路２
５の出力にと、先行命令の実行命令指示時にこの命令で
指定された結果格納ベクトルレジスタに対応して格納速
度をセットした格納速度レジスタ２７の出力ｎとを参照
して、ｗｗＯ〜ＶＷＮ−１のどのフラッグをチエツクす
るかを決定し、命令実行指示チエツク回路１２４に結果
を出力する。

次に、各ライト待ちフラッグのリセットのタイミング生
成方法について示す。まず、ライト待ちフラッグｗｗＯ
〜ＶｗＮ−１は全て命令実行指示時に、この命令で結果
の格納を指定したベクトルレジスタに対応するビットを
セットする。命令実行指示により、ベクトルレジスタに
対応して存在するパイプライン段数カウンタ２９のうち
、命令で結果の格納を指定したベクトルレジスタに対応
するカウンタに初期値としてセットし、同時にカウント
ダウンを開始し、クロック毎にカウントダウンをくりか
えす。パイプライン段数カウンタ２９には、夫々カウン
タ値のデコード回路３９があり、カウンタ値「１」のと
き、各ベクトルレジスタに対応したライト待ちフラッグ
リセットカウンタ３３にカウント開始を通知すると同時
に、ベクトルレジスタに対応したｖｗＯをリセットする
。さらに、カウンタ値が「０」のとき、このベクトルレ
ジスタに対応するパイプライン段数カウンタ２９を停止
させる。このようにして、命令実行指示からＰ（クロッ
ク）だけ演算結果格納中のベクトルレジスタに対応した
ｗｗＯを点燈させる。

ライト待ちフラッグリセットカウンタ３３はベクトルレ
ジスタ毎に存在し、命令実行指示により、演算結果格納
のために命令で指定されたベクトルレジスタに対応した
ライト待ちフラッグリセットカウンタ３３に、ベクトル
長レジスタ３０のｆｌｉｖＬをセットし、対応するパイ
プライン段数カウンタ２９′ｏ値が「１」のときにカウ
ントダウンを開始し、毎クロック、カウントダウンをく
り返す。

ライト待ちフラッグリセットカウンタ３３の値が「１」
となると、ライト待ちフラッグ選択カウンタ３４がイン
クリメイントされ、自らのカウンタにも実行中命令ベク
トル長レジスタ３２に保持されている、実行中の命令の
ベクトル長を新たにセットする。セレクタ３１はライト
待ちフラッグリセットカウンタ３３にセットすべきデー
タを供給するため、命令実行指示時はベクトル長レジス
タ３０の値を選択し、ライト待ちフラッグリセットカウ
ンタ３３の値が「１」となったときは、実行中命令ベク
トル長レジスタ３２の値を選択する。

実行中命令ベクトル長レジスタ３２は命令実行指示時に
命令で指定された結果格納ベクトルレジスタに対応して
ベクトル長をセットする。これは、結果格納中のベクト
ルレジスタのベクトル長を記憶しておいて、ライト待ち
フラグリセットカウンタ３３がカウントしつくした時に
、初期値を供給する役目を果す。

ライト待ちフラッグ選択カウンタ３４はベクトルレジス
タ対応に存在し、ベクトルレジスタへの結果格納命令の
実行指示時に、該当するライト待ちフラッグ選択カウン
タ３４はｒＯＪに初期化され、ベクトルレジスタの対応
するライト待ちフラッグリセットカウンタ３３の値が「
１」になるたびにインクリメントする。つまり、ライト
待ちフラッグリセットカウンタ３３が何回ベクトル長を
カウントし終ったかがカウントされている。

マイナス１加算器４０は各ベクトルレジスタ毎に対応し
ている格納速度レジスタ２７の値に「１」を加算し、ｒ
ｎ−ＩＪを命令で演算結果の格納を指定するベクトルレ
ジスタに対応して生成スる。

一致検出回路４１は、ベクトルレジスタ対応毎にマイナ
ス１加算器４０で生成したｒｎ　−Ｉ　Ｊとライト待ち
フラッグ選択カウンタ３４の値とを比較し、そのカウン
タ値がｒｎ−ＩＪとなったとき、そのベクトルレジスタ
に対応した格納速度レジスタ２７．ライト待ちフラッグ
選択カウンタ３４゜実行中命令ベクトル長レジスタ３２
．ライト待ちフラッグリセットカウンタ３３を全てリセ
ットして初期化する。

以上からｗｗｔ−ｗｗロー１のリセットタイミングは、
同じベクトルレジスタに対応したライト待ちフラッグ選
択カウンタ３４と、ライト待ちフラッグリセットカウン
タ３３との値の組合せて生成される。

つまり、同じベクトルレジスタに対応したライト待ちフ
ラッグ選択カウンタ３４が「０」、かつライト待ちフラ
ッグリセットカウンタ３３が「１」のときＷＷＩをリセ
ット、ライト待ちフラッグ選択カウンタ３３が「１」の
ときＷＮ２をリセット、ライト待ちフラッグ選択カウン
タ３４が「２」、かつライト待ちフラッグリセットカウ
ンタ３３が「１」のときＷＮ３をリセットする。

一般に、ライト待ちフラッグ選択カウンタ３４がｒｎ−
２Ｊ、かつライト待ちフラッグリセットカウンタ３３が
「１」のときＶＷｎ−１をリセットするようにする。

このようにして、命令実行指示から、演算結果格納中の
ベクトルレジスタに対応したｗｗｌをＰ＋ＶＬ　　（ク
ロック）、ｖｖ２をＰ＋２×ＶＬ　　Ｃりｒｙブック　
、　ＷＮ２をＰ　＋　３　ｘ　ＶＬ　　（りｏ　ツク、
）　、　同様１．：、ＷＷＮ−１をＰ＋（Ｎ−１）ｘｖ
Ｌ　（クロック）の時間たけ夫々点燈させる。

ｎ−４である除算命令では、ｖｗＯ〜ｗｗ３まで存在し
、この場合の各フラッグの点燈例を第９図に示す。

ここで、例えば、Ｒ［ｉ、Ｒ７の除算結果をＲ４に格納
し、後続命令としてその結果のＲ４及びＲ５の論理演算
を行ない、結果をＲ２に格納する場合を考える。

命令レジスタ２０にＲ６とＲ７の除算を行ないＲ４に格
納する命令を、ベクトル長ＶＬをベクトル長レジスタ３
０に、パイプライン段数Ｐをパイプライン段数レジスタ
２８に夫々セットする。デコーダ回路２１により、Ｒｅ
、Ｒ７を読出しのために、Ｒ４を書込みのために夫々使
用するという情報を命令実行指示チエツク回路２４に与
え、ビジー状態をチエツクしビジーでなければ、命令実
行指示カ出すレ、ＷＷＯ〜１１ｗ３　（７）Ｒ４及ヒＲ
６、Ｒ７のＲＢ、Ｒ４のＶＢがセットされる。このとき
、格納速度レジ支夕２７のＲ４は格納速度判別回路２２
の出力「４」をセットする。

パイプライン段数カウンタ２９のＲ４には、パイプライ
ン段数レジスタ２８の出力ｒＰＪがセットされ、１クロ
ツク毎にカウントダウンを始め、Ｐクロック後ＷＷＯの
Ｒ４がリセットされる。

ライト待ちフラッグリセットカウンタ３３のＲ４にも命
令実行指示時にベクトル長レジスタ３０の出力ｒＶＬ　
Ｊがセットされているが、カウントダウンせずに保持さ
れており、パイプライン段数レジスタ２８のＲ４のカウ
ンタダウンが開始してからＰクロック後に１クロツク毎
のカウントダウンを開始する。

命令実行指示でライト待ちフラッグ選択カウンタ３４の
Ｒ４は、リセットされｒＯＪとなっているため、やがて
ライト待ちフラッグリセットカウンタ３３のＲ４の値が
「１」となり命令実行指示からｒＰ＋Ｖｌ、」クロック
後、ＷＷＩ　（７）Ｒ４カＩＪセットされる。その時、
命令実行指示時のベクトル長ｒＶＬ　Ｊは、実行中命令
ベクトルレジスタ３２のＲ４に記憶されているため、ラ
イト待ちフラッグリセットカウンタ３３のＲ４には、新
たに実行中命令ベクトル長しジッスタ３２のＲ４の値「
ＶＬ」がセットされ、ライト待ちフラッグ選択カウンタ
３４のＲ４がインクリメントして「１」となる。

再び、ライト待ちフラッグリセットカウンタ３３のＲ４
がカウントダウンを開始し、ｗν１のＲ４のリセットか
らｒＶＬ　Ｊクロック後、すなわち命令実行指示後ｒＰ
＋２ＸＶＩＪクロック後にｗｗ２のＲ４がリセットされ
る。同様に、さらにｒＶＬ　Ｊクロック後、すなわち命
令実行指示後ｒＰ＋３×ＶＬＪクロック後に、νｗ３の
Ｒ４がリセットされる。

これと同時に、ライト待ちフラッグ選択カウンタ３４の
Ｒ４の値は「３」となり、これと格納速度レジスタ２７
のＲ４の出力「４」から得られるマイナス１加算器４０
のＲ４の出力「３」とが−致するため、格納速度レジス
タ２７、ライト待ちフラッグ選択カウンタ３４、実行中
命令ベクトル長レジスタ３２、ライト待ちフラッグリセ
ットカウンタ３の各Ｒ４は全てリセットされる。

具体的には、毎４クロック１要素で除算結果を書込んで
いるベクトルレジスタＲ４及びＲ５を毎２クロック１要
素で読出し、論理演算を行ないベクトルレジスタＲ２に
格納する命令が命令レジスタ２０にセットされる場合を
考える。

デユーダ回路２１によりＲ４，Ｒ５を読出しに、Ｒ２を
書込みに夫々使用するという情報を、命令実行指示チエ
ツク回路２４に与え、また読出し速度判別回路２５によ
り、出力「２」が得られる。

この値と先行の除算の格納速度、すなわち格納速度レジ
スタ２７のＲ４の値から４−２−２となり、チエツクす
べきフラッグはｒＷＶ２Ｊであるとチエツクフラッグ決
定回路３５が決定する。この情報を命令実行指示チエツ
ク回路２４に与えてこの回路２４でＶＷ２のＲ２のリセ
ットを検出し、Ｒ４とＲ５の論理演算の実行指示を命令
処理部に送出する。この様子を第１０図に示す。

こうすることにより、第７図における時間Ｔは第１０図
に示した様に存在しなくなって、全体として演算の高速
化が図れることになるのである。

発明の効果 以上述べた如く、本発明によれば、実行すべき命令のレ
ジスタ格納速度の他にレジスタ読出し速度をも考慮して
、後続命令の実行指示タイミングを生成するようにして
いるので、最後要素の読出しがこの最後要素の書込みを
追越さない範囲で最速に命令実行指示を与えることがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の概略ブロック図、第２図（Ａ
）〜（Ｄ）は従来技術を夫々説明する動作タイミング図
、第３図（Ａ）は従来技術を説明する他の動作タイミン
グ図、第３図（Ｂ）は本発明により実現されるべき動作
タイミング図、第４図はベクトル演算命令の実行時の制
御フラッグを示す図、第５図及び第６図は本発明の実施
例の各動作を示すタイミング図、第７図は従来技術によ
る後続命令実行指示タイミングの例を示す図、第８図は
本発明の実施例による命令制御部の具体例回路図、第９
図及び第１０図は本発明の実施例の各ケースにおける動
作タイミング図である。 主要部分の符号の説明 １・・・・・・命令処理部 ２・・・・・・命令制御部 １ ０〜１３・・・・・・演算器 ２０・・・・・・命令レジスタ ２２・・・・・・格納速度判別回路 ２３・・・・・・読出速度判別回路 ２４・・・・・・命令実行指示チエツク回路２５・・・
・・・読出速度判別回路 ２６・・・・・・チエツクタイミング決定回路２７・・
・・・・格納速度レジスタ ２８・・・・・・パイプライン段数レジスタ３０・・・
・・・ベクトル長レジスタ

Claims (1)

【特許請求の範囲】
1. （１）ベクトルレジスタと、パイプライン処理をなす演
   算器とを含み、実行すべき前記ベクトルレジスタ及び前
   記演算器の状態を管理しつつ命令の実行指示をなすよう
   構成されたベクトル処理装置であって、実行中の命令の
   実行結果のベクトルレジスタへの格納速度（ｎクロック
   ／１要素）を保持する格納速度保持手段と、前記実行中
   の命令に続く後続命令により指示されたオペランドを与
   えるベクトルレジスタからの読出し速度（ｋクロック／
   １要素）を保持する読出し速度保持手段と、前記パイプ
   ラインの段数相当クロック（Ｐ）を保持するパイプライ
   ン段数クロック保持手段と、前記オペランドのベクトル
   長（ＶＬ）を保持するベクトル長保持手段と、前記格納
   速度、読出し速度、パイプライン段数相当クロック、ベ
   クトル長を参照して、先行する前記実行中の命令の演算
   指示タイミングから、Ｐ＋（ｎ−ｋ）×ＶＬなる時間後
   に前記後続命令の実行指示を許可するタイミングを生成
   する手段とを有することを特徴とするベクトル処理装置
   。