JP2510591B2 - 命令処理装置 - Google Patents
命令処理装置Info
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- JP2510591B2 JP2510591B2 JP62145092A JP14509287A JP2510591B2 JP 2510591 B2 JP2510591 B2 JP 2510591B2 JP 62145092 A JP62145092 A JP 62145092A JP 14509287 A JP14509287 A JP 14509287A JP 2510591 B2 JP2510591 B2 JP 2510591B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
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- G—PHYSICS
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機の命令デコード部に係り、特に高速マ
イクロプロセツサのデコーダに好適な命令デコード方式
に関する。
イクロプロセツサのデコーダに好適な命令デコード方式
に関する。
従来の装置は特公昭62−11734号公報に記載のよう
に、命令レジスタから送出されたデータは単一の命令デ
コーダへ入力され、デコードされていた。
に、命令レジスタから送出されたデータは単一の命令デ
コーダへ入力され、デコードされていた。
上記従来技術ではプロツサのマシンサイクルを短縮し
た場合のノイズに関して配慮されていない。
た場合のノイズに関して配慮されていない。
すなわち、命令デコーダをPLAで構成した場合に高速
動作を可能とするためには選ばれた積項線（または信号
線）以外の電荷をすべてデイスチヤージしてしまうNOR
−NOR型のPLAとしなければならないが、この場合、PLA
の積項線の充放電に伴う電流の最大値は高速化すると大
きくなり、電源にポテンシアルドロツプが生じる。この
ポテンシアルドロツプはノイズとなり、誤動作の原因と
なるので、高速化の障害になるという問題があつた。
動作を可能とするためには選ばれた積項線（または信号
線）以外の電荷をすべてデイスチヤージしてしまうNOR
−NOR型のPLAとしなければならないが、この場合、PLA
の積項線の充放電に伴う電流の最大値は高速化すると大
きくなり、電源にポテンシアルドロツプが生じる。この
ポテンシアルドロツプはノイズとなり、誤動作の原因と
なるので、高速化の障害になるという問題があつた。
本発明の目的は、性能を低下させることなく、このノ
イズを緩和し、高速動作が可能な命令デコーダを実現す
ることにある。
イズを緩和し、高速動作が可能な命令デコーダを実現す
ることにある。
本発明は、内部または外部の記憶部または処理部から
の命令を保持する命令レジスタと、クロック信号に同期
し、上記命令レジスタからの命令を受け、上記命令をデ
コードするか否かを示すセレクタ制御信号を出力し、所
定のクロックサイクルで動作してデコード信号を出力す
る第１の命令デコーダと、上記命令レジスタからの命令
を受け、クロック信号に同期し、上記所定のクロックサ
イクルとは異なるクロックサイクルで動作する第２の命
令デコーダと、上記第１または第２の命令デコーダから
のデコード信号を受けて命令の実行を行う命令処理部
と、上記命令レジスタからの命令を受け、上記命令処理
部の制御を行う制御信号を出力するシーケンサと、上記
シーケンサからの制御信号と上記命令処理部からの処理
終了信号を受け、上記第１または第２の命令デコーダの
処理開始信号を出力する論理部と、上記第１の命令デコ
ーダからの上記セレクタ制御信号を受けて、上記第１の
命令デコーダの出力と上記第２の命令デコーダの出力を
選択するセレクタとを少なくとも有することを特徴とす
る。
の命令を保持する命令レジスタと、クロック信号に同期
し、上記命令レジスタからの命令を受け、上記命令をデ
コードするか否かを示すセレクタ制御信号を出力し、所
定のクロックサイクルで動作してデコード信号を出力す
る第１の命令デコーダと、上記命令レジスタからの命令
を受け、クロック信号に同期し、上記所定のクロックサ
イクルとは異なるクロックサイクルで動作する第２の命
令デコーダと、上記第１または第２の命令デコーダから
のデコード信号を受けて命令の実行を行う命令処理部
と、上記命令レジスタからの命令を受け、上記命令処理
部の制御を行う制御信号を出力するシーケンサと、上記
シーケンサからの制御信号と上記命令処理部からの処理
終了信号を受け、上記第１または第２の命令デコーダの
処理開始信号を出力する論理部と、上記第１の命令デコ
ーダからの上記セレクタ制御信号を受けて、上記第１の
命令デコーダの出力と上記第２の命令デコーダの出力を
選択するセレクタとを少なくとも有することを特徴とす
る。
命令記憶部からはデータが高速デコーダの入力および
シフトレジスタへ送られる。高速デコーダは、このデー
タをｎサイクルかけてデコードし、一方シフトレジスタ
はｎ回データをシフトし、高速デコーダの出力が得られ
るタイミングでシフトレジスタからデータが出力される
ものとする。
シフトレジスタへ送られる。高速デコーダは、このデー
タをｎサイクルかけてデコードし、一方シフトレジスタ
はｎ回データをシフトし、高速デコーダの出力が得られ
るタイミングでシフトレジスタからデータが出力される
ものとする。
高速デコーダの出力には、デコード効果の他に高速デ
コーダでデコードできたことを示す信号が少なくとも１
本含まれており、これが出力されたときは出力のセレク
タは高速デコーダの出力を選択し、ｎサイクルで結果が
得られる。また、高速デコーダでデコードされたという
信号が得られなかつた時には、出力のセレクタは低速デ
コーダの出力を選択し、その状態が保持される。その間
に同信号によつて低速デコーダに起動がかけられ、ｍ
（好ましくは１）サイクルかけてデコードされる。この
場合はデコードにｎ＋ｍサイクルかかることになる。
コーダでデコードできたことを示す信号が少なくとも１
本含まれており、これが出力されたときは出力のセレク
タは高速デコーダの出力を選択し、ｎサイクルで結果が
得られる。また、高速デコーダでデコードされたという
信号が得られなかつた時には、出力のセレクタは低速デ
コーダの出力を選択し、その状態が保持される。その間
に同信号によつて低速デコーダに起動がかけられ、ｍ
（好ましくは１）サイクルかけてデコードされる。この
場合はデコードにｎ＋ｍサイクルかかることになる。
一方、これと並列してアドレス計算等の処理が行なわ
れているが、この処理にｎ＋ｍサイクル以上要するもの
は低速デコーダで、それ以外は高速デコーダでデコード
することにすれば、性能は低下しない。また、高速デコ
ーダの容量は小さいので、電流の最大値も小さく、ノイ
ズを小さくできる。
れているが、この処理にｎ＋ｍサイクル以上要するもの
は低速デコーダで、それ以外は高速デコーダでデコード
することにすれば、性能は低下しない。また、高速デコ
ーダの容量は小さいので、電流の最大値も小さく、ノイ
ズを小さくできる。
以下、本発明の一実施例を第１図〜第５図にて説明す
る。
る。
第１図は、本発明による命令デコード部を示したもの
である。構成要素は、内部及び／または外部の記憶装
置、または外部の処理装置等から送られた命令語を格納
する命令バツフアレジスタIBR121,命令処理部制御のた
めのシーケンサPLA103,1クロツクサイクルで動作する高
速命令デコーダPLA101,2クロツクサイクルで動作する低
速命令デコーダPLA102,PLA102の入力のタイミングをあ
わせるためのシフトレジスタ122〜125およびPLA101と10
2の出力を選択するSEL126である。これ等は、好ましく
はマイクロプロセツサの一部として単一の半導体基体に
形成される。PLA103は命令処理部の制御信号AO118を発
生する。AO118には、命令処理部の処理が終了したこと
を示す信号DARDY116が含まれており、この信号と命令実
行部の処理が終了したことを表わす信号EXEND117から論
理積127を用いて命令のデコード開始信号PLAON111を生
成する。PLA101はPLAON111を受けたときのみ出力を変化
させ、MTOP113およびPLAHIT119を発生する。命令がPLA1
01でデコード可能な場合PLAHIT119が、この場合、論理
値が真または１に設定される、つまり、アサートされ、
この信号を受けるセレクタSEL126は出力信号MTOP115と
してMTOP113を選択して出力する。PLA101の出力は次の
信号PLAON111が入力されるまで変化しないので、出力信
号MTOP115も変化しない。
である。構成要素は、内部及び／または外部の記憶装
置、または外部の処理装置等から送られた命令語を格納
する命令バツフアレジスタIBR121,命令処理部制御のた
めのシーケンサPLA103,1クロツクサイクルで動作する高
速命令デコーダPLA101,2クロツクサイクルで動作する低
速命令デコーダPLA102,PLA102の入力のタイミングをあ
わせるためのシフトレジスタ122〜125およびPLA101と10
2の出力を選択するSEL126である。これ等は、好ましく
はマイクロプロセツサの一部として単一の半導体基体に
形成される。PLA103は命令処理部の制御信号AO118を発
生する。AO118には、命令処理部の処理が終了したこと
を示す信号DARDY116が含まれており、この信号と命令実
行部の処理が終了したことを表わす信号EXEND117から論
理積127を用いて命令のデコード開始信号PLAON111を生
成する。PLA101はPLAON111を受けたときのみ出力を変化
させ、MTOP113およびPLAHIT119を発生する。命令がPLA1
01でデコード可能な場合PLAHIT119が、この場合、論理
値が真または１に設定される、つまり、アサートされ、
この信号を受けるセレクタSEL126は出力信号MTOP115と
してMTOP113を選択して出力する。PLA101の出力は次の
信号PLAON111が入力されるまで変化しないので、出力信
号MTOP115も変化しない。
一方、命令がPLA101でデコードできなく、そのまま出
力される場合信号PLAHIT119が、この場合、論理値が偽
または０に設定される、つまり、ネゲートされ、出力信
MTOP115としてはMTOP114が選択される。PLAHIT119は次
にPLAON111が変化するまで値が保存されるので、PLA102
の起動信号としてはPLAON111をシフトレジスタ124,125
を用いてPLAHIT119とタイミングを取り、PLAHIT119の否
定と論理積をとり（128）PLA102の起動信号PLAON112を
発生する。PLA102はPLAON112を受けた時のみシフトレジ
スタ123のデータを入力として出力のMTOP114を変化させ
る。
力される場合信号PLAHIT119が、この場合、論理値が偽
または０に設定される、つまり、ネゲートされ、出力信
MTOP115としてはMTOP114が選択される。PLAHIT119は次
にPLAON111が変化するまで値が保存されるので、PLA102
の起動信号としてはPLAON111をシフトレジスタ124,125
を用いてPLAHIT119とタイミングを取り、PLAHIT119の否
定と論理積をとり（128）PLA102の起動信号PLAON112を
発生する。PLA102はPLAON112を受けた時のみシフトレジ
スタ123のデータを入力として出力のMTOP114を変化させ
る。
ここで、PLA103,PLA101を駆動するクロツク201〜204
は第２図に示した基本クロツクK1201,NK1202,K2203,NK2
204であり、PLA102を駆動するクロツク205〜208は低速P
LA用の特殊クロツクH1205,NH1206,H2207,NH2208であ
る。したがつて、PLA102の動作速度はPLA101のほぼ半分
となる、PLAON111で得られてから出力信号MTOP113が得
られるまでに１サイクル（ｎ＝１）、出力信号MTOP114
が得られるまでには３サイクル（ｍ＝ｎ＋１＝２）要す
る。
は第２図に示した基本クロツクK1201,NK1202,K2203,NK2
204であり、PLA102を駆動するクロツク205〜208は低速P
LA用の特殊クロツクH1205,NH1206,H2207,NH2208であ
る。したがつて、PLA102の動作速度はPLA101のほぼ半分
となる、PLAON111で得られてから出力信号MTOP113が得
られるまでに１サイクル（ｎ＝１）、出力信号MTOP114
が得られるまでには３サイクル（ｍ＝ｎ＋１＝２）要す
る。
第２図に動作の概要を示す。PLAON111がアサートされ
てから１サイクル後までにMTOP113およびPLAHIT119が確
定する。これよりPLAON112が確定し、２サイクル後にMT
OP114が確定する。
てから１サイクル後までにMTOP113およびPLAHIT119が確
定する。これよりPLAON112が確定し、２サイクル後にMT
OP114が確定する。
MTOP115、PLAHIT119がアサートされた時には、MTOP11
5bのようになり、PLAHIT119がネゲートされた時にはMTO
P115aのようなる。
5bのようになり、PLAHIT119がネゲートされた時にはMTO
P115aのようなる。
第３図の各部の動作タイミングを示す。パイプライン
制御を行なう計算機の命令処理部においてアドレス計算
を必要とする命令（n,n＋1,n＋２）が続いた時のもので
ある。この場合、PLA101では命令をデコードできないの
で、MTOP115が得られるまでに３サイクル要する。一
方、アドレス計算の制御としてAO118を３サイクル発行
するので、MTOP115の低速性はその影にかくれて、性能
は低下しない。
制御を行なう計算機の命令処理部においてアドレス計算
を必要とする命令（n,n＋1,n＋２）が続いた時のもので
ある。この場合、PLA101では命令をデコードできないの
で、MTOP115が得られるまでに３サイクル要する。一
方、アドレス計算の制御としてAO118を３サイクル発行
するので、MTOP115の低速性はその影にかくれて、性能
は低下しない。
第４図はアドレス計算を必要としない命令が続いた場
合のものである。この時はPLA101がヒツトするのでMTOP
115は毎サイクルに得られる。
合のものである。この時はPLA101がヒツトするのでMTOP
115は毎サイクルに得られる。
第５図は、さらにMTOP115と命令実行部との関係を示
したものである。CSROM501a,bはMTOP115a,bをともにマ
イクロプログラムをROMから読み出すサイクルであり、A
LU502a,bはマイクロプログラムで制御される演算部であ
る。これによればALU502aのように演算時間を要する命
令に関してはMTOP115aの生成は必ずしも高速である必要
はない一方、ALU502bのように１サイクルて命令の実行
が終了する場合にはMTOP115bのように毎サイクルMTOPが
得られる必要がある。したがつて、この場合にはMTOP11
5bの発生はPAL101で行なわなければならない。
したものである。CSROM501a,bはMTOP115a,bをともにマ
イクロプログラムをROMから読み出すサイクルであり、A
LU502a,bはマイクロプログラムで制御される演算部であ
る。これによればALU502aのように演算時間を要する命
令に関してはMTOP115aの生成は必ずしも高速である必要
はない一方、ALU502bのように１サイクルて命令の実行
が終了する場合にはMTOP115bのように毎サイクルMTOPが
得られる必要がある。したがつて、この場合にはMTOP11
5bの発生はPAL101で行なわなければならない。
本発明によれば、PLAの駆動に伴うノイズを緩和でき
るので、高速動作を可能とすることができる。高速PLA
でデコードする命令がほとんどなければ、PLAの速度比
をn/mとすればノイズはm/nとなる。
るので、高速動作を可能とすることができる。高速PLA
でデコードする命令がほとんどなければ、PLAの速度比
をn/mとすればノイズはm/nとなる。
第１図は命令デコード部構成を示す図、第２図はPLA動
作タイミング概要を示す図、第３図はアドレス計算を必
要とする命令のデコード動作の概要を示す図、第４図は
アドレス計算を必要としない命令のデコード動作概要を
示す図、第５図は命令実行部との関係を示す図である。 PLA101……高速命令デコーダ、PLA102……低速命令デコ
ーダ、PLAHIT119……低速命令デコーダ起動信号、MTOP1
15……命令デコード部出力信号。
作タイミング概要を示す図、第３図はアドレス計算を必
要とする命令のデコード動作の概要を示す図、第４図は
アドレス計算を必要としない命令のデコード動作概要を
示す図、第５図は命令実行部との関係を示す図である。 PLA101……高速命令デコーダ、PLA102……低速命令デコ
ーダ、PLAHIT119……低速命令デコーダ起動信号、MTOP1
15……命令デコード部出力信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤岡 良紀 尾張旭市晴丘町池上１番地 株式会社日 立製作所旭工場内 (56)参考文献 実開 昭60−123042（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】内部または外部の記憶部または処理部から
の命令を保持する命令レジスタと、 クロック信号に同期し、上記命令レジスタからの命令を
受け、上記命令をデコードするか否かを示すセレクタ制
御信号を出力し、所定のクロックサイクルで動作してデ
コード信号を出力する第１の命令デコーダと、 上記命令レジスタからの命令を受け、クロック信号に同
期し、上記所定のクロックサイクルとは異なるクロック
サイクルで動作する第２の命令デコーダと、 上記第１または第２の命令デコーダからのデコード信号
を受けて命令の実行を行う命令処理部と、 上記命令レジスタからの命令を受け、上記命令処理部の
制御を行う制御信号を出力するシーケンサと、 上記シーケンサからの制御信号と上記命令処理部からの
処理終了信号を受け、上記第１または第２の命令デコー
ダの処理開始信号を出力する論理部と、 上記第１の命令デコーダからの上記セレクタ制御信号を
受けて、上記第１の命令デコーダの出力と上記第２の命
令デコーダの出力を選択するセレクタとを少なくとも有
することを特徴とする命令処理装置。 - 【請求項２】特許請求の範囲第１項において、 上記第２の命令デコーダのいずれか１つは、上記第１の
命令デコーダとの上記命令の入力タイミングを合わせる
ためのシフトレジスタを有することを特徴とする命令処
理装置。 - 【請求項３】特許請求の範囲第１項または第２項におい
て、 上記第１の命令デコーダのクロックサイクルは、上記第
２の命令デコーダのクロックサイクルよりも高速である
ことを特徴とする命令処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145092A JP2510591B2 (ja) | 1987-06-12 | 1987-06-12 | 命令処理装置 |
| US07/204,299 US4975839A (en) | 1987-06-12 | 1988-06-09 | Instruction decode method and arrangement suitable for a decoder of microprocessors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145092A JP2510591B2 (ja) | 1987-06-12 | 1987-06-12 | 命令処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310025A JPS63310025A (ja) | 1988-12-19 |
| JP2510591B2 true JP2510591B2 (ja) | 1996-06-26 |
Family
ID=15377193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145092A Expired - Fee Related JP2510591B2 (ja) | 1987-06-12 | 1987-06-12 | 命令処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4975839A (ja) |
| JP (1) | JP2510591B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312742A (ja) * | 1989-06-09 | 1991-01-21 | Ricoh Co Ltd | 中央演算処理装置 |
| US5539911A (en) * | 1991-07-08 | 1996-07-23 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution |
| US5787286A (en) * | 1995-10-10 | 1998-07-28 | International Business Machines Corporation | Method and system for tabulation of execution performance |
| JP3676882B2 (ja) | 1996-06-12 | 2005-07-27 | 株式会社リコー | マイクロプロセッサ及びその周辺装置 |
| ATE366958T1 (de) * | 2000-01-14 | 2007-08-15 | Texas Instruments France | Mikroprozessor mit ermässigtem stromverbrauch |
| JP3459821B2 (ja) * | 2001-05-08 | 2003-10-27 | 松下電器産業株式会社 | マイクロプロセッサ |
| JP7409208B2 (ja) * | 2020-04-10 | 2024-01-09 | 富士通株式会社 | 演算処理装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4065808A (en) * | 1975-01-25 | 1977-12-27 | U.S. Philips Corporation | Network computer system |
| IT1123613B (it) * | 1976-10-07 | 1986-04-30 | Sits Soc It Telecom Siemens | Unita' di controllo a microprogrammi per elaboratori di dati |
| US4234958A (en) * | 1977-06-16 | 1980-11-18 | Lathem Time Recorder Co., Inc. | Radio synchronized time-keeping apparatus and method |
| US4422141A (en) * | 1979-07-30 | 1983-12-20 | Bell Telephone Laboratories, Incorporated | Microprocessor architecture for improved chip testability |
| JPS60123042U (ja) * | 1984-01-25 | 1985-08-19 | 日本電気株式会社 | マイクロコンピユ−タのエミユレ−タ |
| US4713749A (en) * | 1985-02-12 | 1987-12-15 | Texas Instruments Incorporated | Microprocessor with repeat instruction |
-
1987
- 1987-06-12 JP JP62145092A patent/JP2510591B2/ja not_active Expired - Fee Related
-
1988
- 1988-06-09 US US07/204,299 patent/US4975839A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63310025A (ja) | 1988-12-19 |
| US4975839A (en) | 1990-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |