JPH0750157B2

JPH0750157B2 - パタ−ン発生器

Info

Publication number: JPH0750157B2
Application number: JP60173194A
Authority: JP
Inventors: 修司菊地
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-08
Filing date: 1985-08-08
Publication date: 1995-05-31
Anticipated expiration: 2010-05-31
Also published as: JPS6234078A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、LSI等を試験するための半導体試験装置にお
けるパターン発生器に係り、特に高性能マイクロプロセ
ッサ等の試験に使用される長大な数のテストパターンを
高速で発生するのに好適とされたテストパターン発生器
に関するものである。

〔発明の背景〕

一般にマイクロプロセッサ等のロジックLSIの試験に際
しては、予めテストパターンを試験装置におけるメモリ
に格納しておき、これを順次読み出すことによってテス
トパターンを発生したうえ試験対象に与えるようになっ
ている。

ところで、近年のマイクロプロセッサ等のLSIの高機能
化により、その試験には数100kwといった具合に、長大
な数のテストパターンを必要としているのが実状であ
る。更に半導体素子の高速化に伴い50MHz〜100MHzとい
った具合に非常に高速にテストパターンを発生せしめる
ことが要求されるようになっている。したがって、この
ような長大な数のテストパターンを高速に発生するに
は、大容量のメモリを高速で動作させなければならな
い。

しかしながら、実際には容量の大きいメモリは動作が遅
く、これとは逆に動作の速いメモリはまた容量が小さい
ため、大容量低速のメモリを用いて見かけ上、高速に読
出動作させる、いわゆるインターリーブ制御方式がしば
しば採用されるようになっている。これは、低速のメモ
リを複数個用い、あるサイクルに１つのメモリの読出を
開始し、次のサイクルでは別のメモリの読出を開始し、
更に次のサイクルでは、更に別のメモリといった具合
に、Ｎ個のメモリを用いることにより１つのメモリの読
み出し速度のＮ倍の速さでデータを読み出す方式であ
る。

ところで、上記の方式による場合、メモリの読出順序が
あるメモリから別のメモリへ、そして更に別のメモリへ
といった具合に順番になっている時に限り効果がある。
１つ１つのメモリは低速であるために、読出を開始した
メモリはＮサイクル後までの間、次の読出を開始し得な
いものである。よって、例えばあるサイクルで、あるメ
モリの読出を開始し、引き続き同一メモリにおける別の
アドレスのデータを読み出す必要がある場合には、数サ
イクル分の無効な時間が発生することになる。

ここで、これまでの試験装置におけるテストパターン発
生器は第９図に示すように構成されるようになってい
る。パターンデータを予め格納したパターンメモリ91
と、このパターンメモリ91に対して読出アドレス120を
指示するアドレス発生器90とから構成されているもので
ある。この場合アドレス発生器90は更に、アドレス120,
180の発生順序を制御する命令が格納された制御メモリ8
1と、制御メモリ81の読出を制御するプログラムカウン
タ80と、読み出された命令を解釈・実行することによっ
てパターンメモリ91へのアドレス120を発生する制御部9
5とから構成されたものとなっている。制御部95は更に
制御メモリ81からの命令を解釈する制御部82と、パター
ンメモリ91へのアドレス120を実際に発生するアドレス
発生部83とからなるものとなっている。制御メモリ81に
は情報圧縮された形で命令が格納されているが、制御器
82は制御メモリ81からの命令181の内容にもとづきプロ
グラムカウンタ80に対しインクリメント信号やロード
（プリセット）信号を制御信号183として与えるものと
なっている。このような事情はアドレス発生部83に対し
ても同様となっている。インクリメント信号によっては
プログラムカウンタ80、アドレス発生部83でのアドレス
が＋１更新され、ロード信号によっては制御メモリ81よ
り読み出されたオペランド182がアドレスとしてプログ
ラムカウンタ80、アドレス発生部83にロードされるもの
である。なお、情報圧縮された形で命令が制御メモリ81
に格納される場合は、プログラムカウンタ80、アドレス
発生部83各々で発生されるアドレス180,120は一般に一
致しないものとなっている。

さて、アドレス発生器で実行される命令には同一アドレ
スの繰り返し、分岐、サブルーチン分岐等の豊富な機能
が必要とされ、実際のテストパターン発生時にはこれら
の機能が活用されるものとなっている。しかしながら、
インターリーブ制御方式をテストパターン発生器に採用
する場合は、アドレス分岐等の読出順序を変更する命令
を実行する毎に無効なサイクルが発生し、試験装置とし
て不都合である。そこで、分岐時にも無効サイクルを発
生しないように工夫をし、しかもインターリーブ制御方
式を採用した高速パターン発生器としては、例えば、特
開昭54-128646号公報や特開昭57-131076号公報に開示さ
れた装置、更には「日経エレクトロニクス誌」（1980年
３月31日号）のp88〜p106に解説されている装置が知ら
れている。これらの技術はインターリーブ動作状態にあ
る低速大容量メモリの出力を一旦高速小容量メモリに書
き込み、この高速メモリにおいて各種読出順序を実現し
ようというものである。しかしながら、分岐先となるア
ドレスの範囲は、この高速メモリ容量によって制限さ
れ、一定以上離れたアドレスへ分岐する場合には、やは
り無効サイクルが発生する等、機能上での制約は免れ得
ないものとなっている。

〔発明の目的〕

本発明の目的は、長大な数のテストパターンを任意の順
序で高速に発生することが可能なパターン発生器を供す
るにある。

〔発明の概要〕

この目的のため本発明は、メモリアドレスを順次一定周
期で連続的に発生するとともに、不連続メモリアドレス
を発生する際に、高速小容量メモリ読出しアドレスと不
連続メモリアドレス発生を示すアドレス不連続生起信号
とを対として出力するアドレス発生器と、該発生器から
のメモリアドレス各々にもとづき、該アドレス対応のテ
ストデータが2ⁿ個の低速大容量メモリの何れか１つ、ま
たは2ⁿ‐１個の高速小容量メモリの何れか１つから読み
出されるようにしたデータメモリとからパターン発生器
を構成するに際して、低速大容量メモリおよび高速小容
量メモリの周辺には、2ⁿ個の低速大容量メモリをインタ
リーブ動作させるべく、該低速大容量メモリを一定周期
毎に順次サイクリックに選択指定するための低速大容量
メモリ選択指定用2ⁿ進カウンタと、アドレス発生器から
のメモリアドレスのうち、該アドレスの最下位側ｎビッ
トと上記低速大容量メモリ選択指定用2ⁿ進カウンタのｎ
ビットカウント値とを一定周期毎に比較した上、一致に
係る比較結果をして該2ⁿ進カウンタでのカウント動作を
許容せしめる比較器と、上記2ⁿ個の低速大容量メモリ各
々に対応して設けられ、上記アドレス発生器からのメモ
リアドレスのうち、該アドレスの最下位側ｎビットを除
くメモリアドレスを上記低速大容量メモリ選択指定用2ⁿ
進カウンタが選択指定する低速大容量メモリに対し保持
出力する第１のレジスタと、上記2ⁿ個の低速大容量メモ
リ各々から読み出されるテストデータのうちから、上記
低速大容量メモリ選択指定用2ⁿ進カウンタが選択指定す
る低速大容量メモリからテストデータを選択出力するた
めの第１の選択器と、上記アドレス発生器からの高速小
容量メモリ読出しアドレスを、アドレス不連続生起信号
により保持した上、上記2ⁿ‐１個の高速小容量メモリに
対し同時出力する第２のレジスタと、上記アドレス不連
続生起信号により初期化され、上記2ⁿ‐１個の高速小容
量メモリを一定周期毎に順次選択指定するための高速小
容量メモリ選択指定用の、少なくともカウント容量が2ⁿ
‐１進以上のカウンタと、上記2ⁿ‐１個の高速小容量メ
モリ各々から読み出されるテストデータのうちから、上
記高速小容量メモリ選択指定用2ⁿ‐１進カウンタが選択
指定する高速小容量メモリからのテストデータを選択出
力するための第２の選択器と、上記比較器からの、一致
に係る比較結果をして上記第１の選択器からのテストデ
ータを、不一致に係る比較結果をして上記第２の選択器
からのテストデータをそれぞれ選択出力するための第３
の選択器と、を少なくとも設けるべく構成したものであ
る。

〔発明の実施例〕

以下、本発明を第１図から第８図により説明する。

先ず本発明によるパターン発生器について説明すれば、
第１図はその全体の一例での概要構成を示したものであ
る。これによると全体は２つに大別されパターンメモリ
部91とアドレス発生器90より構成されるようになってい
る。図示の如く本例でのパターンメモリ部91は４個の低
速大容量メモリ11〜14からデータを読み出すべく、低速
大容量メモリ11〜14をインターリーブ動作させるインタ
ーリーブ制御器20とそれらメモリ11〜14からの読出デー
タを選択出力する選択器61とが、また、読出に分岐が生
じた場合に高速小容量メモリ50からデータを読み出すべ
く制御する高速メモリアクセス制御器40が、更には分岐
時に再び低速大容量メモリ11〜14からのデータ読出が可
能となるまでの間、データ読出を低速大容量メモリ11〜
14側から高速小容量メモリ50側に切り換えておく選択器
62がそれぞれ備えられたものとなっている。また、アド
レス発生器90は既述の第９図に示したものと一部を除き
ほぼ同様とされ、アドレスの発生順序を指示した命令が
予め格納されている制御メモリ81と、制御メモリ81に対
して命令を読み出すべくアドレス180を与えるプログラ
ムカウンタ80と、読み出された命令を解釈し、プログラ
ムカウンタ80とアドレス発生部83に該当する制御信号18
3,185を与える一方、分岐命令の時には分岐信号130を高
速メモリアクセス制御器40に出力する制御器82と、制御
器82の指示に従いアドレス120を発生するアドレス発生
部83とから構成されるようになっている。なお、制御器
82はアドレス発生部83からのアドレス184をも考慮し制
御信号183を発生するものとなっている。

第２図（ａ）〜（ｃ）は低速大容量メモリと高速小容量
メモリに格納されるテストパターンの例を制御メモリに
格納されるテストプログラムとともに示したものであ
る。但し、テストプログラムには各メモリ11,12,13,14,
50より読み出されるべきテストパターンも併せて示され
ている。図示のようにテストプログラムは読出順序を制
御するシーケンス命令よりなるものとなっている。ここ
で、シーケンス命令の「NOP」は次のアドレスに進むこ
とを指示し、また、「JUMP」は分岐を指示している。第
２図（ａ）に示す例では制御メモリ上でのアドレスは
「０」→「１」→「２」→「９」→「13」→「14」→
「15」→・・・・といった順で更新され各々のシーケン
ス命令に対応したテストパターンが読み出され発生され
るようになっているものである。

ここで、テストパターンのメモリ11〜14,50への格納態
様について説明すれば、第２図（ｂ）に示すように、低
速メモリの場合にはインターリーブ動作が行なわれるた
め、低速大容量メモリ11,12,13,14の順に制御メモリ上
のアドレス「０」，「１」，「２」，「３」に対応した
テストパターンが格納されるものとなっている。また、
高速メモリ50は分岐時にのみ使用されるので、テストプ
ログラム「JUMP」命令に対応した分岐先のテストパター
ン、即ち、図示の例ではアドレス「９」，「13」対応の
テストパターンが格納される。更に、高速メモリ50から
の読出は、分岐実行後に再び低速メモリからの読出が可
能となるまで続行可能となっている。即ち、第１図に示
す例では、低速メモリの4wayインターリーブ動作が行な
われているため、分岐開始後最悪の場合でも４サイクル
後には低速メモリからの読出が可能となる。そこで、高
速メモリには分岐開始後３サイクル分のテストパターン
が格納されるようになっている。具体的には第２図
（ｃ）に示すように、テストプログラム中にはアドレス
「９」への分岐とアドレス「13」への分岐が存在するた
め、高速メモリにはアドレス「９」への分岐に対応して
はアドレス「９」，「10」，「11」対応のテストパター
ンが、また、アドレス「13」への分岐に対応してはアド
レス「13」，「14」，「15」対応のテストパターンが圧
縮アドレス対応に格納されるものである。

以下では本発明によるパターン発生器の動作や構成部分
の一部についての具体的構成について説明するが、その
前に制御メモリに格納されるテストプログラムについて
詳細に説明すれば以下のようである。

即ち、第３図は第２図（ａ）に示すテストプログラムが
制御メモリに如何に圧縮されて格納されるか、その圧縮
されたものとの関係を示したものである。既述した如く
第２図（ａ）に示すテストプログラムは、シーケンス命
令を実行することによってアドレス発生部83から発生さ
れるアドレス120を「０」→「１」→「２」→「９」→
「13」→「14」・・・といった順に発生させることを指
示しているが、このプログラムを実際に制御メモリ81に
格納する場合には第３図に示す如く圧縮されたものとし
て格納されるというものである。これは制御メモリ81の
容量を抑えるために他ならない。命令各々はプログラム
カウンタ制御命令、アドレス発生部制御命令および圧縮
アドレスの組合せとして構成されるものである。例えば
プログラムアドレス「０」の命令は、テストプログラム
におけるアドレス「０」，「１」の命令に対応してい
る。プログラムアドレス「０」では、アドレス発生部制
御命令“インクリメント”を実行することによりアドレ
ス発生部83でのアドレス120はその内容が＋１更新され
る。一方プログラムカウンタ制御命令“NOP until ア
ドレス＝1"によってはプログラムカウンタ80はアドレス
発生部83からのアドレス184、即ち、アドレス120の内容
が１と一致するまでそのアドレス180はそのままその値
に保持され、アドレス120が「１」と一致した後に初め
てプログラムカウンタ80は＋１更新されプログラムアド
レスは「１」となるものである。次にプログラムアドレ
ス「１」では“JUMP3"命令によりプログラムカウンタ80
には「３」（オペランド182の一部）がロードされる一
方、同様にアドレス発生部制御命令“ロード9"によって
はアドレス発生部83に「９」がロードされ、アドレス12
0は「９」におかれるものである。この時、同時に
「０」（オペランド182の一部）が出力され圧縮アドレ
ス140として高速メモリ50の読出に供されるわけであ
る。

このように高速メモリ50をアクセスするためのアドレス
は、制御メモリ81内において分岐命令とともに、予め高
速メモリ50のアドレスに対応するアドレスとして格納し
ておき、これを読み出すことによって発生し得る。別の
方法としては、上記のようにアドレスを格納しておくこ
となく、プログラムカウンタ80のアドレス180をそのま
ま高速メモリ50のアドレスとして使用してもよい。但
し、このようにする場合は圧縮アドレス140は連続した
ものとしては得られなく、また、高速メモリ50は全ての
アドレスが有効に利用されなく容量としては２倍程度多
く要されることになる。

さて、本発明によるパターン発生器の動作について説明
する。既述した如く連続したアドレスより順次データを
読み出す場合は、インターリーブ動作状態にある低速大
容量メモリから読み出すようにし、分岐が生じた場合に
は、再び低速大容量メモリからデータを読み出せる状態
になるまでの間、高速小容量メモリからデータを読み出
すが、この読出動作を第４図により説明すれば以下のよ
うである。

即ち、第２図（ａ）に示すテストプログラムの例に従い
発生されるアドレス「０」→「１」→「２」は連続した
アドレスであるため、低速メモリ11,12,13といった順で
読出が行なわれることになる。しかしながら、次には
「JUMP」命令により分岐が生じていることから、アドレ
ス「９」の低速メモリ14からの読出は不可能となる。こ
れは、アドレス「９」に対応したデータは低速メモリ14
には格納されていないからである。よって、高速メモリ
50側に切り換えて読出を行なうものである。ところで、
次のアドレス「９」における命令も分岐命令であり低速
メモリ14からの読出が不可能なため、引き続き高速メモ
リ50より読出が行なわれることになる。

更にこの後に読み出すべきテストパターンはアドレス
「14」対応のものであるが、この時点で読出可能な順番
にあるものは依然として低速メモリ14である。しかし、
この低速大容量メモリ14内には第２図（ｂ）に示すよう
にアドレス14対応のテストパターンは格納されていない
ことから、高速小容量メモリ50から引き続きアドレス
「14」対応のテストパターンの読出が行なわれるもので
ある。しかしながら、次に読み出すべきアドレス「15」
対応のテストパターンは低速大容量メモリ14内に格納さ
れていることから、このサイクル以後は低速メモリ側か
らテストパターンを順次読み出すことが再び可能とな
る。そこで、アドレス「15」〜「17」・・・については
低速大容量メモリ14,11,12・・・から順に読み出すよう
にするものである。

ところで、本発明の特徴的部分は低速メモリからの読出
が可能か否かの判断と、その判断にもとづくメモリの切
換制御にあるが、これを第５図により説明する。

第５図は第１図に示し低速メモリ制御側の詳細な構成を
示したものであり、第６図はその動作を示したものであ
る。

4wayインターリーブ動作を行なう低速大容量メモリ11〜
14は通常１サイクルづつアクセスタイミングがずれるの
で、各メモリ11〜14にはアドレスを保持するためのレジ
スタ23〜26が設けられている。また、選択器61は低速大
容量メモリ11〜14からの出力111〜114を順に選択出力す
るためのものである。これらレジスタ23〜24および選択
器61に対する制御は、本例では4wayインターリーブ動作
であるため、２ビットの４進カウンタ21により行なわれ
るようになっている。このカウンタ21出力のデコーダ22
によるデコード結果がレジスタ23〜26へロードイネーブ
ル制御信号125〜128として与えられる一方、選択器61へ
の選択信号129はカウンタ21出力をディレイレジスタ27
により遅延させたものとなっている。したがって、カウ
ンタ21の出力２ビットは、次に何れのメモリが読出可能
なのか示していることになる。よって、アドレス発生器
90からのアドレス120に対応したテストパターンの読出
が可能か否かの判断は、カウンタ21の出力２ビットとア
ドレス120の最下位側２ビットを比較器28で比較するこ
とにより行なえる。即ち、一致していれば読出可能であ
り、不一致であれば、低速メモリからの読出は不可能と
判断されるものである。そこで、比較器28の出力132に
より、カウンタ21のカウント動作を制御するとともに、
その出力132はまたディレイレジスタ29で遅延されるこ
とによって、低速メモリと高速メモリの切換を行なう選
択器62への選択信号131として用い得るものである。な
お、レジスタ23〜26へのアドレス120のセットは、クロ
ック信号100の立上りに同期して行なわれ、また、4way
インターリーブを行なっているためアドレス120の最下
位側２ビットはレジスタ23〜26では不要である。

第７図は第１図に示す高速メモリ制御側の詳細な構成
を、また、第８図はその動作を示したものである。以
下、第８図を用いその構成の動作を詳細に説明すれば、
アドレス発生器90は分岐（不連続）が生じると、それに
対応した圧縮アドレス140と分岐信号130を高速メモリ50
側に対し出力するものとなっている。第２図（ａ）に示
すテストプログラムの例によれば、アドレス120は
「０」→「１」→「２」→「９」→「13」・・・といっ
た順に発生され、アドレス「２」から「９」へ、アドレ
ス「９」から「13」へと分岐が発生するが、第８図に示
すように、先ずアドレス120の内容が「２」である時、
圧縮アドレス「０」と分岐信号130が入力される。この
分岐信号130は第７図において、レジスタ41へのロード
イネーブル信号として入力され、次のクロック信号100
によりその圧縮アドレス「０」がレジスタ41に取り込ま
れるようになっている。一方、分岐信号130は、選択出
力部70における、２ビットの３進、あるいは４進カウン
タ71の同期クリア信号として使用され、圧縮アドレス
「０」がレジスタ41に取り込まれると同時に、カウンタ
71はクリアされるようになっている。ところで、本例で
の高速メモリ50は同一アドレス空間をもつ３つのメモリ
51〜53よりなり、高速メモリ51〜53各々は１サイクルタ
イムの間にデータの読出が可能なもので、レジスタ41か
らのアドレス「０」対応のデータが出力151〜153として
同時に読み出されるようになっている。この場合にはカ
ウンタ71がクリアされていることから、選択器72はカウ
ンタ出力142によって高速メモリ51の出力151を選択出力
するところとなるものである。この選択出力154はディ
レイレジスタ73によって本例では４サイクル分遅延さ
れ、ディレイレジスタ73の出力150は試験用パターンデ
ータとして出力されるものである。詳細には、図示や説
明はされていないが、第４図からも判るように、選択器
61から選択出力されているパターンデータも４サイクル
分遅延された上で、選択器61に入力せしめられているも
のである。

さて、続くサイクルも分岐であることから、圧縮アドレ
ス「１」と分岐信号130が与えられ、次のクロック信号1
00でレジスタ41には圧縮アドレス「１」が取り込まれる
と同時に、カウンタ71はクリアされる。上記と同様にし
て、圧縮アドレス「１」対応のデータが高速メモリ51よ
り先ず読み出されるものである。この後の次のサイクル
では分岐が発生しないため、分岐信号130および圧縮ア
ドレス140は入力されない。したがってレジスタ41の出
力に変化はない。また、カウンタ71はクリアされないた
め、クロック信号100により＋１更新動作が行なわれ
る。よって選択器72はこのサイクルでは高速メモリ52の
出力152を選択出力するところとなるものである。更に
この後のサイクルでも分岐がないため、クロックにより
カウンタ42は更に＋１更新されることから選択器72は高
速メモリ53の出力153を選択出力するところとなるわけ
である。

〔発明の効果〕

以上詳細に説明したように本発明によれば、通常はパタ
ーンを格納した低速大容量メモリをNwayインターリーブ
動作させてパターンを読み出す一方、分岐時には分岐後
のパターンが予め格納されている高速メモリから必要な
パターンを読み出すようにしたので、高速大容量のパタ
ーンバッファを得ることができる。また、分岐が生じて
高速メモリからのパターンの読出があったとき、低速大
容量メモリからのパターンの読出が可能となるまで、引
き続き高速メモリからのパターンの読出を可能としたの
で、無効なサイクルを生じることなく、ランダムなアク
セスが可能となる。特にパターン発生器からのアドレス
の下位側ビットと低速大容量メモリ指定用カウンタ出力
とを比較することによって、低速大容量メモリと高速メ
モリとの切換が容易に行なわれるという効果がある。

【図面の簡単な説明】

第１図は、本発明によるパターン発生器の一例での概要
構成を示す図、第２図（ａ），（ｂ），（ｃ）は、その
構成における制御メモリ、低速大容量メモリ、高速小容
量メモリにそれぞれ格納されるテストプログラム、テス
トパターンの例を示す図、第３図は、第２図（ａ）に示
すテストプログラムの制御メモリへの圧縮格納態様を示
す図、第４図は、本発明によるパターン発生器の全体的
な動作を説明するための図、第５図，第６図は、第１図
におけるインターリーブ制御器とその周辺の詳細な構成
とその動作を示す図、第７図，第８図は、第１図におけ
る高速メモリアクセス制御器とその周辺の詳細な構成と
その動作を示す図、第９図は、これまでのパターン発生
器の構成を示す図である。 11〜14……低速大容量メモリ、20……インターリーブ制
御器、21……カウンタ、28……比較器、40……高速メモ
リアクセス制御器、50……高速メモリ、61,62……選択
器、90……アドレス発生器。

Claims

【特許請求の範囲】

【請求項１】メモリアドレスを順次一定周期で連続的に
発生するとともに、不連続メモリアドレスを発生する際
に、高速小容量メモリ読出しアドレスと不連続メモリア
ドレス発生を示すアドレス不連続生起信号とを対として
出力するアドレス発生器と、該発生器からのメモリアド
レス各々にもとづき、該アドレス対応のテストデータが
2ⁿ（n:1以上の任意整数、以下、同様）個の低速大容量
メモリの何れか１つ、または2ⁿ‐１個の高速小容量メモ
リの何れか１つから読み出されるようにしたデータメモ
リとからなるパターン発生器であって、低速大容量メモリおよび高速小容量メモリの周辺に、 2ⁿ個の低速大容量メモリをインタリーブ動作させるべ
く、該低速大容量メモリを一定周期毎に順次サイクリッ
クに選択指定するための低速大容量メモリ選択指定用2ⁿ
進カウンタと、アドレス発生器からのメモリアドレスのうち、該アドレ
スの最下位側ｎビットと上記低速大容量メモリ選択指定
用2ⁿ進カウンタのｎビットカウント値とを一定周期毎に
比較した上、一致に係る比較結果をして該2ⁿ進カウンタ
でのカウント動作を許容せしめる比較器と、上記2ⁿ個の低速大容量メモリ各々に対応して設けられ、
上記アドレス発生器からのメモリアドレスのうち、該ア
ドレスの最下位側ｎビットを除くメモリアドレスを上記
低速大容量メモリ選択指定用2ⁿ進カウンタが選択指定す
る低速大容量メモリに対し保持出力する第１のレジスタ
と、上記2ⁿ個の低速大容量メモリ各々から読み出されるテス
トデータのうちから、上記低速大容量メモリ選択指定用
2ⁿ進カウンタが選択指定する低速大容量メモリからのテ
ストデータを選択出力するための第１の選択器と、上記アドレス発生器からの高速小容量メモリ読出しアド
レスを、アドレス不連続生起信号により保持した上、上
記2ⁿ‐１個の高速小容量メモリに対し同時出力する第２
のレジスタと、上記アドレス不連続生起信号により初期化され、上記2ⁿ
‐１個の高速小容量メモリを一定周期毎に順次選択指定
するための高速小容量メモリ選択指定用の、少なくとも
カウント容量が2ⁿ‐１進以上のカウンタと、上記2ⁿ‐１個の高速小容量メモリ各々から読み出される
テストデータのうちから、上記高速小容量メモリ選択指
定用2ⁿ‐１進カウンタが選択指定する高速小容量メモリ
からのテストデータを選択出力するための第２の選択器
と、上記比較器からの、一致に係る比較結果をして上記第１
の選択器からのテストデータを、不一致に係る比較結果
をして上記第２の選択器からのテストデータをそれぞれ
選択出力するための第３の選択器と、を少なくとも設けてなるパターン発生器。