JPS63269226A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS63269226A JPS63269226A JP10326987A JP10326987A JPS63269226A JP S63269226 A JPS63269226 A JP S63269226A JP 10326987 A JP10326987 A JP 10326987A JP 10326987 A JP10326987 A JP 10326987A JP S63269226 A JPS63269226 A JP S63269226A
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- JP
- Japan
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- micro
- sequence control
- microinstruction
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- Pending
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- 230000003111 delayed effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御装置に関する。
従来、外部記憶装置に蓄えられた水平型マイクロ命令に
より制御を行なうマイクロプログラム制御装置では、マ
イクロ命令のフェッチ、そのデコードおよびマイクロ命
令アドレスの生成、そして実行をパイプライン構造で動
作させるものが多く。
より制御を行なうマイクロプログラム制御装置では、マ
イクロ命令のフェッチ、そのデコードおよびマイクロ命
令アドレスの生成、そして実行をパイプライン構造で動
作させるものが多く。
その構造上、マイクロ命令のシーケンス制御は。
次のステップではなく９次の次のステップのアドレスを
生成するディレィドブランチ方式にするが。
生成するディレィドブランチ方式にするが。
外部の記憶装置全体を高速なものにして、外部記憶装置
のアクセス時間を命令フェッチサイクルの半分におさえ
、命令サイクルの前半でアドレス生成、後半で命令アク
セスを行なうことにより１次のステップの制御を行なう
方式にするのが一般的であシ、またマイクロプロセッサ
のマイクロ命令入力用ビンの数はマイクロ命令の長さの
ビット数分必要とするのが普通であった。
のアクセス時間を命令フェッチサイクルの半分におさえ
、命令サイクルの前半でアドレス生成、後半で命令アク
セスを行なうことにより１次のステップの制御を行なう
方式にするのが一般的であシ、またマイクロプロセッサ
のマイクロ命令入力用ビンの数はマイクロ命令の長さの
ビット数分必要とするのが普通であった。
上述したマイクロ命令シーケンス制御方式のうち、ディ
レィドブランチ方式では２分岐が常に１ステツプ遅れる
ため、プログラム作成上大きな負担となり、性能も出に
くいという問題点が、外部記憶装置全体を高速のものに
する方式では、マイクロ命令の動作スピードの２倍以上
のスピードを持つ外部記憶装置をマイクロ命令の容量分
用意しなければならず、かなり高価になるという問題点
があり、一方、マイクロプロセッサのマイクロ命令入力
用ビンは、マイクロ命令の幅が大きくなると、その数も
増え、 ＬＳＩ設計上ビン数の制約が大きくなるという
問題点がある。
レィドブランチ方式では２分岐が常に１ステツプ遅れる
ため、プログラム作成上大きな負担となり、性能も出に
くいという問題点が、外部記憶装置全体を高速のものに
する方式では、マイクロ命令の動作スピードの２倍以上
のスピードを持つ外部記憶装置をマイクロ命令の容量分
用意しなければならず、かなり高価になるという問題点
があり、一方、マイクロプロセッサのマイクロ命令入力
用ビンは、マイクロ命令の幅が大きくなると、その数も
増え、 ＬＳＩ設計上ビン数の制約が大きくなるという
問題点がある。
本発明は従来のもののこのような問題点を解決しようと
するもので、マイクロプロセッサの入力ピン数を削減す
ると共に、低価格で高速実行を行ないながら、常に次ス
テツプのシークンス制御を行なえるマイクロプログラム
制御装置を提供しようとするものである。
するもので、マイクロプロセッサの入力ピン数を削減す
ると共に、低価格で高速実行を行ないながら、常に次ス
テツプのシークンス制御を行なえるマイクロプログラム
制御装置を提供しようとするものである。
本発明のマイクロプログラム制御装置は外部記憶装置に
格納されたファンクション制御フィールドとシーケンス
制御フィールドからなる水平型マイクロ命令によりマイ
クロプロセッサの制御を行なうマイクロプログラム制御
装置において、マイクロ命令のうちシーケンス制御フィ
ールド部を格納するアクセス時間の高速な第１の外部記
憶装置と、ファンクション制御フィールド部を格納する
第２の外部記憶装置と、該第２の外部記憶装置から出力
されるマイクロ命令の一部あるいは全部と前記外部記憶
装置から出力されるマイクロ命令のうち一方を選択して
マイクロプロセッサに与えるセレクタと、前記マイクロ
命令を格納する命令レジスタと、前記セレクタから与え
られたマイクロ命令を前記命令レジスタのシーケンス制
御フィールドかファンクション制御フィールドかのいず
れかにセットする手段とを有し、前記シーケンス制御部
とファンクション制御部の命令のフェッチタイミングを
ずらすことを特徴とする。
格納されたファンクション制御フィールドとシーケンス
制御フィールドからなる水平型マイクロ命令によりマイ
クロプロセッサの制御を行なうマイクロプログラム制御
装置において、マイクロ命令のうちシーケンス制御フィ
ールド部を格納するアクセス時間の高速な第１の外部記
憶装置と、ファンクション制御フィールド部を格納する
第２の外部記憶装置と、該第２の外部記憶装置から出力
されるマイクロ命令の一部あるいは全部と前記外部記憶
装置から出力されるマイクロ命令のうち一方を選択して
マイクロプロセッサに与えるセレクタと、前記マイクロ
命令を格納する命令レジスタと、前記セレクタから与え
られたマイクロ命令を前記命令レジスタのシーケンス制
御フィールドかファンクション制御フィールドかのいず
れかにセットする手段とを有し、前記シーケンス制御部
とファンクション制御部の命令のフェッチタイミングを
ずらすことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり。
１はマイクロプロセッサ、２はマイクロ命令（Ｄ７アン
クシヨン制御部（１６ビツト幅）が格納しである外部記
憶装置（以下ＲＡＭという）、３はマイクロ命令のシー
ケンス制御部（８ビット幅）が格納しである高速アクセ
ス時間の外部記憶装置（以下高速ＲＯＭという）、４は
ＲＡＭ ２からの出力の一部と高速ＲＯＭ ３からの出
力とを選択するセレクタ。
クシヨン制御部（１６ビツト幅）が格納しである外部記
憶装置（以下ＲＡＭという）、３はマイクロ命令のシー
ケンス制御部（８ビット幅）が格納しである高速アクセ
ス時間の外部記憶装置（以下高速ＲＯＭという）、４は
ＲＡＭ ２からの出力の一部と高速ＲＯＭ ３からの出
力とを選択するセレクタ。
５はマイクロ命令のファンクション制御部を格納するマ
イクロ命令レジスタ（１６ビツト幅）、６はマイクロ命
令のシーケンス制御部を格納するマイクロ命令レジスタ
（８ビット幅）、７はマイクロ命令レジスタ５．６のセ
ットクロックおよびセレクタ４のセレクト信号を生成す
るクロック制御ブロック、８はマイクロ命令レジスタ６
に格納されたシーケンス制御命令から次のマイクロ命令
のアドレスを生成するマイクロ命令アドレス生成ブロッ
ク、９はマイクロ命令アドレス生成ブロック８で生成さ
れたマイクロアドレスを格納するマイクロアドレスレジ
スタ、 ｉ ｏハマイクロ命令レジスタ５に・格納され
たファンクション制御命令をデコ第２図は本実施例の動
作タイミングを示したタイミングチャートである。この
場合マイクロ命令はファンクション制御部が１６ビツト
幅、シーケンス制御部が８ビット幅の計２４ビットの幅
を持ち、ファンクション制御部を低速・安価なＲＡＭ
２に、シーケンス制御部を高速アクセスが可能な高速Ｒ
ＯＭ ３に格納しておく。マイクロプロセッサ１内のク
ロック制御ブロック７にて第２図にＡで示す様なりロッ
クを生成し、各レジスタに分配するが、マイクロ命令レ
ジスタ５とマイクロアドレスレジスタ９はクロックの立
下シ、マイクロ命令レジスタ６はクロックの立上シのそ
れぞれエツジでデータセットを行なう。またこのクロッ
クをやや遅らせた信号（第２図のＢ）を外部に出し、セ
レクタ４のセレクト信号として、このセレクタ信号が”
１”（ハイ）の時、セレクタ４はＲＡＭ ２の出力の下
位８ビツトを選択し、“０″（ロー）の時は高速ＲＯＭ
３からの出力８ビツトを選択する様にする。
イクロ命令レジスタ（１６ビツト幅）、６はマイクロ命
令のシーケンス制御部を格納するマイクロ命令レジスタ
（８ビット幅）、７はマイクロ命令レジスタ５．６のセ
ットクロックおよびセレクタ４のセレクト信号を生成す
るクロック制御ブロック、８はマイクロ命令レジスタ６
に格納されたシーケンス制御命令から次のマイクロ命令
のアドレスを生成するマイクロ命令アドレス生成ブロッ
ク、９はマイクロ命令アドレス生成ブロック８で生成さ
れたマイクロアドレスを格納するマイクロアドレスレジ
スタ、 ｉ ｏハマイクロ命令レジスタ５に・格納され
たファンクション制御命令をデコ第２図は本実施例の動
作タイミングを示したタイミングチャートである。この
場合マイクロ命令はファンクション制御部が１６ビツト
幅、シーケンス制御部が８ビット幅の計２４ビットの幅
を持ち、ファンクション制御部を低速・安価なＲＡＭ
２に、シーケンス制御部を高速アクセスが可能な高速Ｒ
ＯＭ ３に格納しておく。マイクロプロセッサ１内のク
ロック制御ブロック７にて第２図にＡで示す様なりロッ
クを生成し、各レジスタに分配するが、マイクロ命令レ
ジスタ５とマイクロアドレスレジスタ９はクロックの立
下シ、マイクロ命令レジスタ６はクロックの立上シのそ
れぞれエツジでデータセットを行なう。またこのクロッ
クをやや遅らせた信号（第２図のＢ）を外部に出し、セ
レクタ４のセレクト信号として、このセレクタ信号が”
１”（ハイ）の時、セレクタ４はＲＡＭ ２の出力の下
位８ビツトを選択し、“０″（ロー）の時は高速ＲＯＭ
３からの出力８ビツトを選択する様にする。
また、 ＲＡＭ ２の出力の上位８ビツトは直接マイク
ロプロセッサ１に与える。
ロプロセッサ１に与える。
ここで、第２図の時点Ｘで、マイクロアドレス・レジス
タ９にセットされたマイクロアドレス（第２図のＥのＡ
ＤＨｏ）がＲＡＭ ２及び高速ＲＯＭ ３に与えられて
からの動作を説明する。高速ＲＯＭ ３はアクセス時間
が短く９時点ｙでは与えられたマイクロアドレスに対す
る出力（マイクロ命令）が確定しているものとする。時
点ｙではセレクト信号は”０″（ロー）になっており、
セレクタ４は高速ＲＯＭ ａ側を選択しているため、マ
イクロ命令レジスタ６はポイントｙにて高速ＲＯＭ ３
からの出力信号をとり込む（第２図Ｃのｆａｏサイクル
）。そしてこのマイクロ命令レジスタ６にとシ込まれた
マイクロシーケンス制御命令から、マイクロアドレス生
成ブロック８で次に実行するマイクロ命令のアドレスが
生成され９時点２でマイクロアドレスレジスタ９にセッ
トされる（第２図りのｄａＯサイクル）。こうして１マ
イクロ命令サイクル（時点Ｘから時点２まで）の間に、
マイクロシーケンス制御命令のフェッチとデコード（ア
ドレス生成）を行なうことにより、常に次のステップの
シーケンス制御が可能になる。
タ９にセットされたマイクロアドレス（第２図のＥのＡ
ＤＨｏ）がＲＡＭ ２及び高速ＲＯＭ ３に与えられて
からの動作を説明する。高速ＲＯＭ ３はアクセス時間
が短く９時点ｙでは与えられたマイクロアドレスに対す
る出力（マイクロ命令）が確定しているものとする。時
点ｙではセレクト信号は”０″（ロー）になっており、
セレクタ４は高速ＲＯＭ ａ側を選択しているため、マ
イクロ命令レジスタ６はポイントｙにて高速ＲＯＭ ３
からの出力信号をとり込む（第２図Ｃのｆａｏサイクル
）。そしてこのマイクロ命令レジスタ６にとシ込まれた
マイクロシーケンス制御命令から、マイクロアドレス生
成ブロック８で次に実行するマイクロ命令のアドレスが
生成され９時点２でマイクロアドレスレジスタ９にセッ
トされる（第２図りのｄａＯサイクル）。こうして１マ
イクロ命令サイクル（時点Ｘから時点２まで）の間に、
マイクロシーケンス制御命令のフェッチとデコード（ア
ドレス生成）を行なうことにより、常に次のステップの
シーケンス制御が可能になる。
一方、 ＲＡＭ ２は、高速ＲＯＭ ３よりもアクセス
時間が長いが９時点Ｘで与えられたマイクロアドレスに
対し時点２では出力が確定しておシまた時点２ではセレ
クト信号は１１＃（ハイ）で、セレクタ４はＲＡＭ Ｚ
側を選択しているためマイクロ命令レジスタ５は時点２
にてＲＡＭ ２からの出力１６ビツトをとり込む（第２
図Ｆのｆ、。サイクル）。マイクロ命令レジスタ５にと
り込まれたファンクション制御命令はデコーダ１０でデ
コードされ（第２図ＧのｄＬｏサイクル）た後、実行さ
れる（第２図ＨのｅＬｏ サイクル）。こうしてファン
クション制御命令は、第２図のＦ 、Ｇ 、Ｈで示す３
段パイプライン制御にて、見かけ上１マイクロ命令サイ
クルで実行される。また、マイクロ命令は２４ビット幅
であるが、そのうちの８ビツトの２つのフィールドを時
分割でマイクロプロセッサ１に与えるため。
時間が長いが９時点Ｘで与えられたマイクロアドレスに
対し時点２では出力が確定しておシまた時点２ではセレ
クト信号は１１＃（ハイ）で、セレクタ４はＲＡＭ Ｚ
側を選択しているためマイクロ命令レジスタ５は時点２
にてＲＡＭ ２からの出力１６ビツトをとり込む（第２
図Ｆのｆ、。サイクル）。マイクロ命令レジスタ５にと
り込まれたファンクション制御命令はデコーダ１０でデ
コードされ（第２図ＧのｄＬｏサイクル）た後、実行さ
れる（第２図ＨのｅＬｏ サイクル）。こうしてファン
クション制御命令は、第２図のＦ 、Ｇ 、Ｈで示す３
段パイプライン制御にて、見かけ上１マイクロ命令サイ
クルで実行される。また、マイクロ命令は２４ビット幅
であるが、そのうちの８ビツトの２つのフィールドを時
分割でマイクロプロセッサ１に与えるため。
マイクロプロセッサ１のマイクロ命令入力用ビンは１６
ビツト分でよい。
ビツト分でよい。
以上説明したように１本発明はマイクロ命令のシーケン
ス制御フィールドを格納する外部記憶装置のみを高速ア
クセス可能なものにし、他のフィールドを格納する外部
記憶装置を低速だが安価なものを採用してシーケンス制
御部とファンクション制御部の命令のフェッチタイミン
グをずらすことにより、マイクロプロセッサの入力ピン
数を削減すると共に、低価格で、高速実行を行ないなが
ら常に次ステツプのシーケンス制御が行なえる装置を構
築できる効果がある。
ス制御フィールドを格納する外部記憶装置のみを高速ア
クセス可能なものにし、他のフィールドを格納する外部
記憶装置を低速だが安価なものを採用してシーケンス制
御部とファンクション制御部の命令のフェッチタイミン
グをずらすことにより、マイクロプロセッサの入力ピン
数を削減すると共に、低価格で、高速実行を行ないなが
ら常に次ステツプのシーケンス制御が行なえる装置を構
築できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は本実
施例の動作タイミングチャートを示す図である。 記号の説明＝１・・・マイクロプロセッサ、２・・・Ｒ
ＡＭ （外部記憶装置）、３・・・高速ＲＯＭ （外部
記憶装置）、４・・・セレクタ、５・・・マイクロ命令
レジスタ。 ６・・・マイクロ命令レジスタ、７・・・クロック制御
ブロック、８・・・マイクロ命令アドレス生成ブロック
。 ９・・・マイクロアドレスレジスタ、１０・・・デコー
ダ。
施例の動作タイミングチャートを示す図である。 記号の説明＝１・・・マイクロプロセッサ、２・・・Ｒ
ＡＭ （外部記憶装置）、３・・・高速ＲＯＭ （外部
記憶装置）、４・・・セレクタ、５・・・マイクロ命令
レジスタ。 ６・・・マイクロ命令レジスタ、７・・・クロック制御
ブロック、８・・・マイクロ命令アドレス生成ブロック
。 ９・・・マイクロアドレスレジスタ、１０・・・デコー
ダ。
Claims (1)
- 外部記憶装置に格納されたファンクション制御フィール
ドとシーケンス制御フィールドからなる水平型マイクロ
命令によりマイクロプロセッサの制御を行なうマイクロ
プログラム制御装置において、前記マイクロ命令のうち
シーケンス制御フィールド部を格納するアクセス時間が
高速な第１の外部記憶装置と、ファンクション制御フィ
ールド部を格納する第２の外部記憶装置と、該第２の外
部記憶装置から出力されるマイクロ命令の一部あるいは
全部と前記第１の外部記憶装置から出力されるマイクロ
命令のうち一方を選択してマイクロプロセッサに与える
セレクタと、前記マイクロ命令を格納する命令レジスタ
と、前記セレクタから与えられたマイクロ命令を前記命
令レジスタのシーケンス制御フィールドかファンクショ
ン制御フィールドかのいずれかにセットする手段とを有
し、前記シーケンス制御部とファンクション制御部の命
令のフェッチタイミングをずらすことを特徴とするマイ
クロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10326987A JPS63269226A (ja) | 1987-04-28 | 1987-04-28 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10326987A JPS63269226A (ja) | 1987-04-28 | 1987-04-28 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269226A true JPS63269226A (ja) | 1988-11-07 |
Family
ID=14349693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10326987A Pending JPS63269226A (ja) | 1987-04-28 | 1987-04-28 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269226A (ja) |
-
1987
- 1987-04-28 JP JP10326987A patent/JPS63269226A/ja active Pending
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