JPH0750155B2 - アルゴリズミツクパタ−ン発生装置 - Google Patents
アルゴリズミツクパタ−ン発生装置Info
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- JPH0750155B2 JPH0750155B2 JP60015339A JP1533985A JPH0750155B2 JP H0750155 B2 JPH0750155 B2 JP H0750155B2 JP 60015339 A JP60015339 A JP 60015339A JP 1533985 A JP1533985 A JP 1533985A JP H0750155 B2 JPH0750155 B2 JP H0750155B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- algorithmic
- memory
- algorithmic pattern
- period
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、LSI試験用パターン発生装置に係わり、特
に、高速にメモリ試験用パターンを発生するのに好適と
されたアルゴリズミックパターン発生装置に関するもの
である。
に、高速にメモリ試験用パターンを発生するのに好適と
されたアルゴリズミックパターン発生装置に関するもの
である。
この種の技術に係る従来例としては、“アイ・イー・イ
ー・イー・コンファランス'80,頁56〜67"（IEEE Confer
ence '80,PP56-67）に記載された“100MHz アルゴリズ
ミック パターン ジェネレータ フォー メモリ テ
スティング”（100MHz Algorithmic Pattern Generator
for Memory Testing）が知られている。この従来例に
よる場合、マイクロプログラミング制御によって、アル
ゴリズミックパターンを発生せしめることの基本的な考
え方が開示されたものとなっている。
ー・イー・コンファランス'80,頁56〜67"（IEEE Confer
ence '80,PP56-67）に記載された“100MHz アルゴリズ
ミック パターン ジェネレータ フォー メモリ テ
スティング”（100MHz Algorithmic Pattern Generator
for Memory Testing）が知られている。この従来例に
よる場合、マイクロプログラミング制御によって、アル
ゴリズミックパターンを発生せしめることの基本的な考
え方が開示されたものとなっている。
ところで、近年での半導体技術の進展に伴い、半導体メ
モリの動作速度はより一層高速化される傾向にあり、し
たがって、これら半導体メモリに対し試験用パターンを
発生するためのアルゴリズミックパターン発生装置とし
ても、その高速化が必須となっているのが実情である。
モリの動作速度はより一層高速化される傾向にあり、し
たがって、これら半導体メモリに対し試験用パターンを
発生するためのアルゴリズミックパターン発生装置とし
ても、その高速化が必須となっているのが実情である。
本発明の目的は、半導体メモリを試験する際に使用され
るアルゴリズミックパターンを高速に、しかもダミーサ
イクルを生じさせることなく高速に発生し得るアルゴリ
ズミックパターン発生装置を供するにある。
るアルゴリズミックパターンを高速に、しかもダミーサ
イクルを生じさせることなく高速に発生し得るアルゴリ
ズミックパターン発生装置を供するにある。
これまで、半導体メモリの試験用パターンとしては、マ
ーチングやギャロッピングといったものがよく知られて
いるが、これら試験用パターンは、メモリ試験装置一般
においては、マイクロプログラム制御によるアルゴリズ
ミックパターン発生器（以下、ALPGと称す）を用い発生
されるものとなっている。ところで、その際での発生パ
ターン量、即ち、マイクロプログラムとしてのステップ
数としては、被試験メモリ容量をＮとした場合、それぞ
れＮ、N2となり、したがって、極めて大量のパターンデ
ータの発生が要求されていることが判る。
ーチングやギャロッピングといったものがよく知られて
いるが、これら試験用パターンは、メモリ試験装置一般
においては、マイクロプログラム制御によるアルゴリズ
ミックパターン発生器（以下、ALPGと称す）を用い発生
されるものとなっている。ところで、その際での発生パ
ターン量、即ち、マイクロプログラムとしてのステップ
数としては、被試験メモリ容量をＮとした場合、それぞ
れＮ、N2となり、したがって、極めて大量のパターンデ
ータの発生が要求されていることが判る。
そのため、現在では、被試験メモリへのアドレスアクセ
ス手順の規則性を利用し、制御メモリ内容の書替えだけ
で、種々な試験用パターンの発生が可能とされたマイク
ロプログラム制御方式が採用されているのが実情であ
る。
ス手順の規則性を利用し、制御メモリ内容の書替えだけ
で、種々な試験用パターンの発生が可能とされたマイク
ロプログラム制御方式が採用されているのが実情であ
る。
一方、MOSメモリのようなDRAM（ダイナミック ランダ
ム アクセス メモリ:Dynamic Random Access Memor
y）では、試験用パターン中に無効なパターン（ダミー
サイクル）を発生することは好ましくなく、したがっ
て、ジャンプなどのシーケンス動作のため、フィードバ
ックループを有するALPGにとっては、試験用パターンを
高速に発生せしめることが可能とされている、いわゆる
パイプライン構成を採用することは困難となっており、
これがために、試験用パターン発生の高速化は遅々とし
て進展していないのが現状である。
ム アクセス メモリ:Dynamic Random Access Memor
y）では、試験用パターン中に無効なパターン（ダミー
サイクル）を発生することは好ましくなく、したがっ
て、ジャンプなどのシーケンス動作のため、フィードバ
ックループを有するALPGにとっては、試験用パターンを
高速に発生せしめることが可能とされている、いわゆる
パイプライン構成を採用することは困難となっており、
これがために、試験用パターン発生の高速化は遅々とし
て進展していないのが現状である。
そこで、本発明は、パターン発生器から順次発生される
試験用パターンがパターン発生・書込み期間twに亘って
メモリに低速度で書込まれた直後に、該試験用パターン
がパターン読出し期間trに亘って該メモリから高速度で
順次読み出されるべく構成されたアルゴリズミックパタ
ーン発生ユニットを１単位として、このアルゴリズミッ
クパターン発生ユニットを複数単位含むアルゴリズミッ
クパターン発生装置を供しようというものである。より
具体的には、アルゴリズミックパターン発生装置は、パ
ターン発生・書込み期間twとパターン読出し期間trとが
tw＝ｎ×tr（n:2以上の任意の整数）なる関係にあるも
のとして、周期Ｔ（Ｔ＝tw+tr）的に、かつtr相当の位
相遅れを以て順次動作せしめられている同一構成のｎ＋
１個のアルゴリズミックパターン発生ユニット各々がパ
ターン読出し期間trにある間、マルチプレクサで順次サ
イクリックに選択されることによって、該マルチプレク
サからは被試験対象への試験用パターンが連続的に得ら
れるべく構成されたものである。
試験用パターンがパターン発生・書込み期間twに亘って
メモリに低速度で書込まれた直後に、該試験用パターン
がパターン読出し期間trに亘って該メモリから高速度で
順次読み出されるべく構成されたアルゴリズミックパタ
ーン発生ユニットを１単位として、このアルゴリズミッ
クパターン発生ユニットを複数単位含むアルゴリズミッ
クパターン発生装置を供しようというものである。より
具体的には、アルゴリズミックパターン発生装置は、パ
ターン発生・書込み期間twとパターン読出し期間trとが
tw＝ｎ×tr（n:2以上の任意の整数）なる関係にあるも
のとして、周期Ｔ（Ｔ＝tw+tr）的に、かつtr相当の位
相遅れを以て順次動作せしめられている同一構成のｎ＋
１個のアルゴリズミックパターン発生ユニット各々がパ
ターン読出し期間trにある間、マルチプレクサで順次サ
イクリックに選択されることによって、該マルチプレク
サからは被試験対象への試験用パターンが連続的に得ら
れるべく構成されたものである。
以下、本発明を第１図、第２図により説明する。
先ず本発明によるアルゴリズミックパターン発生装置に
ついて説明すれば、第１図はその一例での具体的構成を
示したものである。図示のように、本例でのアルゴリズ
ミックパターン発生装置内には、３個の同一構成のアル
ゴリズミックパターン発生ユニットPG1〜PG3が具備せし
められており、これらアルゴリズミックパターン発生ユ
ニットPG1〜PG3はインターリーブ制御方式によって動作
せしめられたものとなっている。また、アルゴリズミッ
クパターン発生ユニットPG1〜PG3各々は、コントロール
回路（CTL）７〜９、ALPG1〜３、カウンタ10〜12および
メモリ（PDB）４〜６より構成されたものとなってい
る。
ついて説明すれば、第１図はその一例での具体的構成を
示したものである。図示のように、本例でのアルゴリズ
ミックパターン発生装置内には、３個の同一構成のアル
ゴリズミックパターン発生ユニットPG1〜PG3が具備せし
められており、これらアルゴリズミックパターン発生ユ
ニットPG1〜PG3はインターリーブ制御方式によって動作
せしめられたものとなっている。また、アルゴリズミッ
クパターン発生ユニットPG1〜PG3各々は、コントロール
回路（CTL）７〜９、ALPG1〜３、カウンタ10〜12および
メモリ（PDB）４〜６より構成されたものとなってい
る。
また、アルゴリズミックパターン発生装置には、アルゴ
リズミックパターン発生ユニットPG1〜PG3以外に、CPU1
5、メモリ16、共通バス49、インタフェース（I/F）14、
マルチプレクサ（MUX）13が具備されたものとなってい
る。アルゴリズミックパターン発生ユニットPG1〜PG3と
CPU15とは、共通バス49、インタフェース14を介し各種
データ／制御信号が授受可とされているものである。
リズミックパターン発生ユニットPG1〜PG3以外に、CPU1
5、メモリ16、共通バス49、インタフェース（I/F）14、
マルチプレクサ（MUX）13が具備されたものとなってい
る。アルゴリズミックパターン発生ユニットPG1〜PG3と
CPU15とは、共通バス49、インタフェース14を介し各種
データ／制御信号が授受可とされているものである。
さて、第２図はアルゴリズミックパターン発生ユニット
PG1〜PG3内メモリ（PDB）４〜６各々への試験用パター
ンの書込み、それらメモリ（PDB）４〜６各々からの試
験用パターンの読出しにおけるインターリーブ動作上で
のシーケンスを示したものである。
PG1〜PG3内メモリ（PDB）４〜６各々への試験用パター
ンの書込み、それらメモリ（PDB）４〜６各々からの試
験用パターンの読出しにおけるインターリーブ動作上で
のシーケンスを示したものである。
ここで、アルゴリズミックパターン発生ユニットPG1〜P
G3各々について説明するが、これらは同一構成とされて
いることから、代表として、アルゴリズミックパターン
発生ユニットPG1のみについて詳細に説明する。ALPG1か
らはマイクロプログラム制御方式によってアルゴリズミ
ックパターンが順次発生された上、メモリ４に低速度で
順次格納された直後に、メモリ４からは高速度でアルゴ
リズミックパターンが読み出されるものとなっている。
アルゴリズミックパターンの書込み、読出しは、カウン
タ10からメモリ４への読込み／読出しアドレスによって
いるものである。カウンタ10、ALPG1およびマルチプレ
クサ13はコントロール回路７によって所定に制御されて
いるものである。さて、アルゴリズミックパターン発生
ユニットPG1には低速クロック（CK-L）44、高速クロッ
ク（CK-H）45が装置外部から選択的に導入せしめられて
おり、低速クロック44はアルゴリズミックパターンがメ
モリ４に書込まれる際での書込みクロックとして、ま
た、高速クロック45はメモリ４からアルゴリズミックパ
ターンが読み出される際での読出しクロックとして使用
されるものとなっている。
G3各々について説明するが、これらは同一構成とされて
いることから、代表として、アルゴリズミックパターン
発生ユニットPG1のみについて詳細に説明する。ALPG1か
らはマイクロプログラム制御方式によってアルゴリズミ
ックパターンが順次発生された上、メモリ４に低速度で
順次格納された直後に、メモリ４からは高速度でアルゴ
リズミックパターンが読み出されるものとなっている。
アルゴリズミックパターンの書込み、読出しは、カウン
タ10からメモリ４への読込み／読出しアドレスによって
いるものである。カウンタ10、ALPG1およびマルチプレ
クサ13はコントロール回路７によって所定に制御されて
いるものである。さて、アルゴリズミックパターン発生
ユニットPG1には低速クロック（CK-L）44、高速クロッ
ク（CK-H）45が装置外部から選択的に導入せしめられて
おり、低速クロック44はアルゴリズミックパターンがメ
モリ４に書込まれる際での書込みクロックとして、ま
た、高速クロック45はメモリ４からアルゴリズミックパ
ターンが読み出される際での読出しクロックとして使用
されるものとなっている。
既述のように、フィードバックループを有するALPGで
は、ダミーサイクルの発生防止の観点から、パイプライ
ン構成による高速化は困難とされている。そのため、先
ず最初に低速クロック44を用いALPG1を動作せしめ、ALP
G1からのアルゴリズミックパターンはメモリ４に低速度
で一旦格納されるものとなっている。その際、メモリ４
への書込みアドレス38はカウンタ10から発生されるもの
となっている。メモリ４への書込みに先立って、カウン
タ10はそのカウント値が予めクリア信号（CLR）29によ
りセットされているが、このリセット状態から低速クロ
ック44が順次カウントされることによって、そのカウン
ト値が（書込み）アドレス（先頭アドレスの値は“0"）
38として得られているものである。なお、その際での最
終アドレスはCPU15からインタフェース14を介し、カウ
ンタ10に設定されており、カウンタ10のカウント値が最
終アドレスに一致した時点で、カウンタ10からはカウン
トアップ信号（C/U）35が出力されるものとなってい
る。このカウントアップ信号35はコントロール回路７を
介しALPG1に動作停止制御信号26として出力されること
で、ALPG1での動作は停止され、したがって、アルゴリ
ズミックパターンの発生が停止されているものである。
は、ダミーサイクルの発生防止の観点から、パイプライ
ン構成による高速化は困難とされている。そのため、先
ず最初に低速クロック44を用いALPG1を動作せしめ、ALP
G1からのアルゴリズミックパターンはメモリ４に低速度
で一旦格納されるものとなっている。その際、メモリ４
への書込みアドレス38はカウンタ10から発生されるもの
となっている。メモリ４への書込みに先立って、カウン
タ10はそのカウント値が予めクリア信号（CLR）29によ
りセットされているが、このリセット状態から低速クロ
ック44が順次カウントされることによって、そのカウン
ト値が（書込み）アドレス（先頭アドレスの値は“0"）
38として得られているものである。なお、その際での最
終アドレスはCPU15からインタフェース14を介し、カウ
ンタ10に設定されており、カウンタ10のカウント値が最
終アドレスに一致した時点で、カウンタ10からはカウン
トアップ信号（C/U）35が出力されるものとなってい
る。このカウントアップ信号35はコントロール回路７を
介しALPG1に動作停止制御信号26として出力されること
で、ALPG1での動作は停止され、したがって、アルゴリ
ズミックパターンの発生が停止されているものである。
さて、以上のALPG1の動作停止と同時に、コントロール
回路７からのクリア信号29によりカウンタ10は再びリセ
ットされた上、カウンタ10では、それまでの低速クロッ
ク44に代って、リセット状態から高速クロック45がカウ
ントされる一方、メモリ４ではその動作モードが切替信
号52により読出しモードに切替えされるものとなってい
る。この結果、メモリ４に格納されているアルゴリズミ
ックパターンは、カウンタ10からのカウント値を（読出
し）アドレス（先頭アドレスの値は“0"）38として、メ
モリ４から順次高速に読み出されるものである。一般的
に、単純にデータを読み出すだけのメモリ４では、複雑
な構成のALPG1での動作速度に比し、その数倍の速度を
以て読出し動作が可能とされているものである。
回路７からのクリア信号29によりカウンタ10は再びリセ
ットされた上、カウンタ10では、それまでの低速クロッ
ク44に代って、リセット状態から高速クロック45がカウ
ントされる一方、メモリ４ではその動作モードが切替信
号52により読出しモードに切替えされるものとなってい
る。この結果、メモリ４に格納されているアルゴリズミ
ックパターンは、カウンタ10からのカウント値を（読出
し）アドレス（先頭アドレスの値は“0"）38として、メ
モリ４から順次高速に読み出されるものである。一般的
に、単純にデータを読み出すだけのメモリ４では、複雑
な構成のALPG1での動作速度に比し、その数倍の速度を
以て読出し動作が可能とされているものである。
以上、アルゴリズミックパターン発生ユニットPG1での
動作について説明した。アルゴリズミックパターン発生
ユニットPG2,PG3でも全く同様に動作しているわけであ
るが、アルゴリズミックパターン発生ユニットPG1〜PG3
各々はインタリーブ動作せしめられる関係上、本例での
場合、ALPG1〜３各々では、第２図に示すように、その
動作はALPG動作時間（＝パターン発生・書込み期間tw）
を２等分した位相遅れを以て順次開始せしめられるもの
となっている。本例では、ALPG1〜３各々での動作速度
に対し、メモリ４〜６各々での動作速度が２倍の場合を
示したのである。即ち、パターン発生・書込み期間twと
パターン読出し期間trとの関係はtw＝２×trとして設定
されているものである。アルゴリズミックパターン発生
ユニットPG2は、アルゴリズミックパターン発生ユニッ
トPG1よりtw/2遅れた時点からその動作が開始され、更
に、アルゴリズミックパターン発生ユニットPG3は、ア
ルゴリズミックパターン発生ユニットPG2の動作開始時
点から、tw/2遅れた時点から動作が開始されているもの
である。
動作について説明した。アルゴリズミックパターン発生
ユニットPG2,PG3でも全く同様に動作しているわけであ
るが、アルゴリズミックパターン発生ユニットPG1〜PG3
各々はインタリーブ動作せしめられる関係上、本例での
場合、ALPG1〜３各々では、第２図に示すように、その
動作はALPG動作時間（＝パターン発生・書込み期間tw）
を２等分した位相遅れを以て順次開始せしめられるもの
となっている。本例では、ALPG1〜３各々での動作速度
に対し、メモリ４〜６各々での動作速度が２倍の場合を
示したのである。即ち、パターン発生・書込み期間twと
パターン読出し期間trとの関係はtw＝２×trとして設定
されているものである。アルゴリズミックパターン発生
ユニットPG2は、アルゴリズミックパターン発生ユニッ
トPG1よりtw/2遅れた時点からその動作が開始され、更
に、アルゴリズミックパターン発生ユニットPG3は、ア
ルゴリズミックパターン発生ユニットPG2の動作開始時
点から、tw/2遅れた時点から動作が開始されているもの
である。
以上のようにして、メモリ４〜６各々からは、パターン
読出し期間trに亘って、アルゴリズミックパターンが高
速に順次読み出されるが、そのパターン読出し期間trに
同期してコントロール回路７〜９各々からは選択出力制
御信号41〜43がマルチプレクサ13に送出されることによ
って、マルチプレクサ13からは被試験対象への試験用パ
ターン50が連続的に得られるものである。
読出し期間trに亘って、アルゴリズミックパターンが高
速に順次読み出されるが、そのパターン読出し期間trに
同期してコントロール回路７〜９各々からは選択出力制
御信号41〜43がマルチプレクサ13に送出されることによ
って、マルチプレクサ13からは被試験対象への試験用パ
ターン50が連続的に得られるものである。
なお、その際、例えばアルゴリズミックパターン発生ユ
ニットPG1に着目した場合、ある周期Ｔ（Ｔ＝tw＋tr）
でのメモリ４からの読出し後、次周期で発生されるべき
アルゴリズミックパターンは、メモリ４〜６各々で発生
させたステップ数の次からのアルゴリズミックパターン
を発生させることが必要となるため、アルゴリズミック
パターン発生ユニットPG1についてのパターン読出し期
間tr内に、ALPG1内レジスタ等には必要なパターン発生
制御データがCPU15から書込みされるものとなってい
る。アルゴリズミックなパターンは決められた手順に従
って演算処理により発生されるものであり、第２図に示
すような動作実行前に、ALPG1〜３各々に対しパターン
読出し期間tr各々で、如何なるデータを与えれば、メモ
リ４〜６各々の容量で与えられるステップ数を飛越えた
途中からそのメモリ（PDB）分だけのパターン発生が行
われるかは事前に知れていることから、周期Ｔ毎にALPG
1〜３各々からは所望にアルゴリズミックパターンが発
生され得るものである。
ニットPG1に着目した場合、ある周期Ｔ（Ｔ＝tw＋tr）
でのメモリ４からの読出し後、次周期で発生されるべき
アルゴリズミックパターンは、メモリ４〜６各々で発生
させたステップ数の次からのアルゴリズミックパターン
を発生させることが必要となるため、アルゴリズミック
パターン発生ユニットPG1についてのパターン読出し期
間tr内に、ALPG1内レジスタ等には必要なパターン発生
制御データがCPU15から書込みされるものとなってい
る。アルゴリズミックなパターンは決められた手順に従
って演算処理により発生されるものであり、第２図に示
すような動作実行前に、ALPG1〜３各々に対しパターン
読出し期間tr各々で、如何なるデータを与えれば、メモ
リ４〜６各々の容量で与えられるステップ数を飛越えた
途中からそのメモリ（PDB）分だけのパターン発生が行
われるかは事前に知れていることから、周期Ｔ毎にALPG
1〜３各々からは所望にアルゴリズミックパターンが発
生され得るものである。
ところで、以上の例では、パターン発生・書込み期間tw
とパターン読出し期間trとの関係はtw＝２×trである場
合が想定されているが、一般的にその関係が、tw＝ｎ×
trである場合には、類維結果から、アルゴリズミックパ
ターン発生ユニットはｎ＋１個必要となることが判る。
とパターン読出し期間trとの関係はtw＝２×trである場
合が想定されているが、一般的にその関係が、tw＝ｎ×
trである場合には、類維結果から、アルゴリズミックパ
ターン発生ユニットはｎ＋１個必要となることが判る。
なお、以上の説明では、パターン読出し期間tr内にALPG
内レジスタ等へのパターン発生制御データ書込みがCPU
から行われているが、CPUによることなくALPG自体の内
部処理だけでパターン発生制御データの書込みを行うこ
とも可能となっている。また、本例には、具体的に言
及、開示されていないが、パターン発生速度遅い場合に
は、本例のような（ALPG＋PDB）といった、いわばハイ
ブリット（複合）形ではなく、直接ALPG出力がアルゴリ
ズミックパターン発生ユニットPG出力として得られるよ
うなデータ出力経路を持たせることも考えられ、更に、
カウンタ10〜12にしても、アップカウンタには限定され
なく、ダウンカウンタであっても同様な動作が可能とな
っている。更にまた、メモリ（４〜６）は、一般的なロ
ジックLSI試験用のランダムパターンデータを格納・発
生するメモリとしても用いることが可能であり、LSIメ
モリ、ロジックLSI兼用のパターン発生装置としても使
用し得るものであり、広範囲への応用が考えられるもの
となっている。
内レジスタ等へのパターン発生制御データ書込みがCPU
から行われているが、CPUによることなくALPG自体の内
部処理だけでパターン発生制御データの書込みを行うこ
とも可能となっている。また、本例には、具体的に言
及、開示されていないが、パターン発生速度遅い場合に
は、本例のような（ALPG＋PDB）といった、いわばハイ
ブリット（複合）形ではなく、直接ALPG出力がアルゴリ
ズミックパターン発生ユニットPG出力として得られるよ
うなデータ出力経路を持たせることも考えられ、更に、
カウンタ10〜12にしても、アップカウンタには限定され
なく、ダウンカウンタであっても同様な動作が可能とな
っている。更にまた、メモリ（４〜６）は、一般的なロ
ジックLSI試験用のランダムパターンデータを格納・発
生するメモリとしても用いることが可能であり、LSIメ
モリ、ロジックLSI兼用のパターン発生装置としても使
用し得るものであり、広範囲への応用が考えられるもの
となっている。
以上、説明したように、本発明によれば、半導体メモリ
を試験する際に使用されるアルゴリズミックパターンを
高速に、しかもダミーサイクルを生じさせることなく高
速に発生し得るアルゴリズミックパターン発生装置が得
られるものとなっている。
を試験する際に使用されるアルゴリズミックパターンを
高速に、しかもダミーサイクルを生じさせることなく高
速に発生し得るアルゴリズミックパターン発生装置が得
られるものとなっている。
第１図は、本発明によるアルゴリズミックパターン発生
装置の一例での具体的構成を示す図、第２図は、その動
作シーケンスを示す図である。 PG1〜PG3……アルゴリズミックパターン発生ユニット、
１〜３……アルゴリズミックパターン発生器、４〜６…
…メモリ、７〜９……コントロール回路、10〜12……カ
ウンタ、13……マルチプレクサ、15……CPU
装置の一例での具体的構成を示す図、第２図は、その動
作シーケンスを示す図である。 PG1〜PG3……アルゴリズミックパターン発生ユニット、
１〜３……アルゴリズミックパターン発生器、４〜６…
…メモリ、７〜９……コントロール回路、10〜12……カ
ウンタ、13……マルチプレクサ、15……CPU
Claims (1)
- 【請求項１】パターン発生器から順次発生される試験用
パターンがパターン発生・書込み期間twに亘ってメモリ
に低速度で書込まれた直後に、該試験用パターンがパタ
ーン読出し期間trに亘って該メモリから高速度で順次読
み出されるべく構成されたアルゴリズミックパターン発
生ユニットを１単位として、該アルゴリズミックパター
ン発生ユニットを複数単位含むアルゴリズミックパター
ン発生装置であって、パターン発生・書込み期間twとパ
ターン読出し期間trとがtw＝ｎ×tr（n:2以上の任意の
整数、以下、同様）なる関係にあるものとして、周期Ｔ
（Ｔ＝tw+tr）的に、かつtr相当の位相遅れを以て順次
動作せしめられている同一構成のｎ＋１個のアルゴリズ
ミックパターン発生ユニット各々からパターン読出し期
間trに亘って順次読み出される試験用パターンは、マル
チプレクサで順次サイクリックに選択されることによっ
て、該マルチプレクサからは被試験対象への試験用パタ
ーンが連続的に得られるようにしたアルゴリズミックパ
ターン発生装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015339A JPH0750155B2 (ja) | 1985-01-31 | 1985-01-31 | アルゴリズミツクパタ−ン発生装置 |
| DE8686901126T DE3676377D1 (de) | 1985-01-31 | 1986-01-31 | Generator fuer testmuster. |
| KR1019860700667A KR900002577B1 (ko) | 1985-01-31 | 1986-01-31 | 테스트 패턴 제너레이터(발생장치) |
| EP86901126A EP0211087B1 (en) | 1985-01-31 | 1986-01-31 | Test pattern generator |
| US06/920,986 US4759021A (en) | 1985-01-31 | 1986-01-31 | Test pattern generator |
| PCT/JP1986/000039 WO1986004686A1 (en) | 1985-01-31 | 1986-01-31 | Test pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015339A JPH0750155B2 (ja) | 1985-01-31 | 1985-01-31 | アルゴリズミツクパタ−ン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61175580A JPS61175580A (ja) | 1986-08-07 |
| JPH0750155B2 true JPH0750155B2 (ja) | 1995-05-31 |
Family
ID=11886027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015339A Expired - Lifetime JPH0750155B2 (ja) | 1985-01-31 | 1985-01-31 | アルゴリズミツクパタ−ン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750155B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100736673B1 (ko) * | 2006-08-01 | 2007-07-06 | 주식회사 유니테스트 | 반도체 소자 테스트 장치 |
-
1985
- 1985-01-31 JP JP60015339A patent/JPH0750155B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61175580A (ja) | 1986-08-07 |
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