JPH07334267A - ロジックlsi - Google Patents
ロジックlsiInfo
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- JPH07334267A JPH07334267A JP6125298A JP12529894A JPH07334267A JP H07334267 A JPH07334267 A JP H07334267A JP 6125298 A JP6125298 A JP 6125298A JP 12529894 A JP12529894 A JP 12529894A JP H07334267 A JPH07334267 A JP H07334267A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
動的制御と同程度の自由度で、処理プロセッサの負荷を
増加させることなく、かつ、いかなる場合においても高
速に動作周波数を動的に制御可能なロジックLSIを提
供すること。 【構成】 CPU等の複数のモジュールが同一チップ内
に内蔵されるロジックLSIにおいて、動作周波数を変
更する条件、動作周波数を変更するモジュールの指定情
報、および、変更する動作周波数の指定情報を記憶手段
に記憶し、逐次入力されるロジックLSIの状態と前記
記憶手段の動作周波数を変更する条件とを比較し、比較
結果が一致した場合に、それに対応する動作周波数の変
更指令情報を、複数のモジュールに出力する。複数のモ
ジュールでは、前記基準クロック信号に同期して複数の
内部クロック信号を生成し、前記変更指令情報に基づき
複数の内部クロック信号の中から、内部クロック信号を
選択する。
Description
チップ・マイコン、ディジタル信号処理プロセッサ(D
SP)等のロジックLSIに関し、特に、クロック信号
を制御することにより低消費電力化と高速レスポンスと
を同時に可能としたロジックLSIに関する。
システムの消費電力を低減させるためには、ロジックL
SIの動作周波数を制御することが有効である。
グルチップ・マイコン等では、ロジックLSIの一部、
あるいは、チップ全体に供給しているクロック信号を、
ソフトウェア制御で停止させるスリープ機能が提供され
てきた。
れているマイクロプロセッサでは、システム全体の動作
周波数をソフトウェア(OS:オペレーティング・シス
テム)の指令によって動的に制御する機構が取り込まれ
始めている。
は、マイクロコンピュータ内のアドレスバスをモニタ
し、優先度の低いプログラムの実行中は低速のクロック
信号をCPUに供給する構成が開示されている。
は、周波数の異なる複数のクロック信号を、命令による
指定により、チップ内の複数のモジュールに対し、それ
ぞれ選択的に供給する構成が開示されている。
特開平3−296119号公報には、キーボード等の入
出力装置の動作を監視し、アイドルサイクルを検出した
場合には、クロック信号の動作周波数を下げ、消費電力
の軽減を図る構成が開示されている。
周波数の動的制御をすべてソフトウェアで処理すると、
そのソフトウェアを実行する処理プロセッサの負荷が重
くなり、性能ネックになりやすい。
いた処理プロセッサでロジックLSIの動作周波数を変
えようとすると、その動作周波数変更の応答速度が遅く
なる可能性がある。
制御を固有のハードウェアで処理すると、処理性能は向
上するが、処理の仕方が固定されてしまうため、汎用L
SIの機能とすることが困難になる。
プ内の各モジュールに、周波数の異なる複数のクロック
信号を選択的に供給していたため、クロック信号の切り
替えタイミングが異なるモジュールを任意に選択し1チ
ップ化する設計においては、毎回、再設計が必要となっ
ていた。
容量および配線抵抗のばらつきが発生しやすく、これに
よるクロックスキューは高速化の障害となっている。
るためになされたものであり、本発明の目的は、ロジッ
クLSIにおいて、従来のソフトウェア処理による動作
周波数の動的制御と同程度の自由度で、処理プロセッサ
の負荷を増加させることなく、かつ、いかなる場合にお
いても高速に動作周波数を動的に制御できる技術を提供
することにある。
モジュールを1チップ化するロジックLSIの設計にお
いても、クロックスキューに関して配慮することなく、
クロック信号系の再設計のための作業量を最小限にでき
る技術を提供することにある。
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
チップ内に内蔵されるロジックLSIにおいて、前記複
数のモジュールに基準クロック信号を供給する基準クロ
ック生成回路と、動作周波数を変更する条件と、前記動
作周波数を変更する条件毎の動作周波数を変更するモジ
ュールの指定情報、および、変更する動作周波数の指定
情報を記憶する記憶手段と、逐次入力されるロジックL
SIの状態と前記記憶手段の動作周波数を変更する条件
とを比較し、比較結果が一致した場合に、それに対応す
る前記動作周波数を変更するモジュールの指定情報、お
よび、変更する動作周波数の指定情報を、前記複数のモ
ジュールに出力する動作周波数指定回路と、前記記憶手
段に、動作周波数を変更する条件、動作周波数を変更す
るモジュールの指定情報、変更する動作周波数の指定情
報を記憶する手段と、前記複数のモジュール内に、前記
基準クロック信号に同期して複数の内部クロック信号を
生成する内部クロック信号生成回路と、前記モジュール
指定情報が自モジュールの指定情報であった場合に、前
記変更すべき動作周波数の指定情報を受け取る手段と、
前記複数の内部クロック信号の中から、前記変更すべき
動作周波数の指定情報に基づく内部クロック信号を、モ
ジュール内の動作に連動させて選択する手段とを有する
ことを特徴とする。
のモジュールが同一チップ内に内蔵されるロジックLS
Iにおいて、基準クロック生成回路から前記複数のモジ
ュールに基準クロック信号が供給される。
信号に同期して複数の内部クロック信号を生成する。
動作周波数を変更する条件毎の動作周波数を変更するモ
ジュールの指定情報、および、変更する動作周波数の指
定情報が、ソフトウェアにより記憶手段に任意に記憶設
定される。
前記記憶手段に記憶された動作周波数を変更する条件と
を比較し一致した場合に、それに対応する動作周波数の
変更指令(前記動作周波数を変更するモジュールの指定
情報、および、変更する動作周波数の指定情報)が、前
記複数のモジュールに出力される。
ア処理だけでソフトウェア処理を必要とすることはな
い。
変更の対象となっている全てのモジュールに伝えられ、
指定されたモジュールは変更すべき動作周波数情報を取
り込み、前記複数の内部クロック信号の中から、前記変
更すべき動作周波数の指定情報に基づく内部クロック信
号を、モジュール内部の動作に連動させ、タイミング良
く選択して、モジュール内部で使用する内部クロック信
号を変更する。
来のソフトウェア処理による動作周波数の動的制御と同
程度の自由度で、処理プロセッサの負荷を増加させるこ
となく、かつ、いかなる場合においても高速に動作周波
数を動的に変更することが可能となる。
に説明する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
LSIの概略全体構成を示すブロック図である。
リ、3はタイマ、4は基準クロック生成回路(CP
G)、5は動作周波数指定回路、6はバスサイクル・モ
ニタ回路、7は内部データバス、8は内部アドレスバ
ス、9は基準クロック信号、10はモジュール指定情
報、11は動作周波数指定情報、12はタイマ3の出
力、13はバスサイクル・モニタ回路6の出力、14は
内部動作モニタ回路(図示せず)からの出力14であ
る。
アの処理プロセッサであるCPU1、プログラム,デー
タ等を格納するメモリ2、タイマ3等の周辺回路、基準
クロック信号信号9を出力するクロック生成回路(CP
G)4、動作周波数指定回路5、内部アドレスバス8上
の値等をモニタするバスサイクル・モニタ回路6等が同
一チップ内に内臓されて構成される。
路はモジュールを構成する。
モジュールにおいて、複数の内部クロック信号を生成す
るために使用される基準クロック信号9を出力する。
レスバス8を介してメモリ2にアクセスを行ない、これ
により、メモリ2からプログラムを読みだし、データを
読み書きすることにより、所望の処理を実行する。
7、内部アドレスバス8を介して、タイマ3等の周辺回
路内部の制御レジスタにアクセスし、所望の機能動作を
行なわせるための設定を行なう。
アクセスは、前記内部データバス7、内部アドレスバス
8を介して行われるため、前記内部データバス7、内部
アドレスバス8上の値を観測することによって、バスサ
イクルの状態をモニタすることができ、前記バスサイク
ル・モニタ回路6は、このモニタ機能を実行する。
力12、バスサイクル・モニタ回路6の出力13、さら
に、内部動作モニタ回路(図示せず)からの出力14等
のロジックLSIの状態を表わす信号が入力され、動作
周波数指定回路5は、入力された前記出力(12,1
3,14)に基づいて、CPU1等のモジュールの動作
周波数を指示するための情報(モジュール指定情報1
0、動作周波数指定情報11)を出力する。
作周波数指定情報11は、内部バス、あるいは、シリア
ルに情報を転送する単一の信号線を介して、各モジュー
ルに出力される。
の一例の概略構成を示すブロック図である。
連想メモリ、17はデコーダ、18は連想アレイ、19
はデータアレイである。
と連想メモリ16とから構成される。
3の出力12、バスサイクル・モニタ回路6の出力1
3、内部動作モニタ回路出力14をエンコードし、ロジ
ックLSIの状態を表わす出力値20を生成する。
レイ18、データアレイ19より構成される。
される情報のデータ形式を示す図である。
バス7を介し、ソフトウェア処理で図3に示す動作周波
数変更条件21、動作周波数指定情報22、モジュール
指定情報23が記憶設定される。
てCPU1からの出力アドレスが入力されるデコーダ1
7によって指定されるライン上で、動作周波数変更条件
21は連想アレイ18に、動作周波数指定情報22、モ
ジュール指定情報23はデータアレイ19に書き込まれ
る。
出力値20と連想アレイ上に格納された動作周波数変更
条件21を比較し、一致した場合には、それに対応する
同一ライン上の動作周波数指定情報22、および、モジ
ュール指定情報23を、モジュール指定情報10、およ
び、動作周波数指定情報11としてデータアレイ19よ
り出力する。
部クロック信号生成部の概略構成を示すブロック図であ
る。
成回路、25はモジュール指定信号デコーダ、26はテ
ンポラリ・ラッチ、27はラッチ、28はクロック信号
選択回路、29はセレクタ、30はモジュール内部情
報、31,32は制御信号、33は複数の内部クロック
信号群、34はセレクタ29から出力される内部クロッ
ク信号である。
ロック生成回路(CPG)4から供給される基準クロッ
ク信号9をもとに、波形の位相を調整しつつ、n倍周あ
るいはn分周の周波数の内部クロック信号群33を生成
する。
周波数指定回路5が出力するモジュール指定情報10を
モニタし、モジュール指定情報10により該当モジュー
ルが指定された場合に、動作周波数指定情報11をテン
ポラリ・ラッチ26に取り込む。
に設定された情報にしたがって、クロック信号群33の
選択を行なうセレクタ29に対する制御信号31を生成
する。
に、テンポラリ・ラッチ26に格納された情報をラッチ
27にセットする制御信号32を生成する。
イミング制御に用いられる内部クロック信号34が出力
される。
内部クロック信号34の周波数切り替えは、モジュール
内部の状態30を観測しながら行なうため、適切なタイ
ミングで行なわれる。
ニタ回路6の一例の概略構成を示すブロック図である。
7はモニタ結果出力信号生成回路、38はアドレスレジ
スタ、39はデータレジスタ、40は条件レジスタであ
る。
アドレスレジスタ38とが入力され、比較回路36に
は、内部データバス7とデータレジスタ39と入力され
る。
は、モニタ結果出力信号生成回路37に入力される。
は、さらに、条件レジスタ40の情報が入力される。
は、バスサイクル・モニタ回路6の出力13として、前
記図1に示す動作周波数指定回路5に入力される。
9、条件レジスタ40には、あらかじめCPU1から特
定のデータがソフトウェア処理によりセットされる。
びデータの両者が一致した場合にモニタ回路の出力13
をハイレベルにするという条件を設定し、アドレスレジ
スタ38、データレジスタ39には、それぞれ一致条件
としたい値を書き込んでおく。
部アドレスバス8を介して行なうバスサイクルは、この
モニタ回路によって常にモニタされ、設定条件を満たす
アドレス、データのバスサイクルが発生すると、ハイレ
ベルの出力値を出力することになる。
ックLSIの動作を説明する。
チン(ソフトウェア処理)に於いて、周辺回路であるタ
イマ3内等にあるコントロールレジスタに実現すべき機
能を指定するための情報を書き込む。
波数変更条件21、動作周波数指定情報22、モジュー
ル指定情報23を設定する。
しては、モニタ条件およびモニタすべきアドレス値、デ
ータ値をセットする。
U1は通常処理を行なう。
ニタ回路6の出力値13等が、動作周波数指定回路5に
設定された動作周波数変更条件21に一致すると、自動
的に、動作周波数指定情報22、モジュール指定情報2
3が出力される。
内部クロック信号を生成している回路は、この情報を受
け取り、内部クロック信号の動作周波数を指定された値
に変更する。
処理の介在なしに実行することができる。
の他の例の概略構成を示すブロック図である。
デコーダ、18は連想アレイ、19はデータアレイ、4
1はクロック信号制御情報保持回路、42は保持情報、
43はエンコーダである。
図2に示す動作周波数指定回路5にクロック信号制御情
報保持回路41が新たに付け加えられている。
波数変更条件21を、データアレイ19に動作周波数指
定情報22、モジュール指定情報23を設定するのは、
前記図2の場合と同じである。
指定情報10、動作周波数指定情報11として、各内蔵
モジュールに伝えられると同時に、クロック信号制御情
報保持回路41にも入力される。
この入力情報により、各内蔵モジュールの現在の動作周
波数を保持しておき、この保持情報42をエンコーダ4
3に入力する。
る信号12、13、14が同じ値であっても、各内蔵モ
ジュールの動作周波数の状況が異なっている場合には、
異なった動作周波数指定を行なうことができる。
って徐々に動作速度を上げるといった制御を行なうこと
もできる。
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
チップ内に内蔵されるロジックLSIにおいて、動作周
波数を変更する条件、動作周波数を変更するモジュール
の指定情報、および、変更する動作周波数の指定情報
を、ソフトウェアにより記憶手段に任意に記憶設定し、
逐次入力されるロジックLSIの状態と、前記記憶手段
に記憶された動作周波数を変更する条件とを比較し一致
した場合に、それに対応する前記動作周波数を変更する
モジュールの指定情報、および、変更する動作周波数の
指定情報を、前記複数のモジュールに出力し、前記モジ
ュールの指定情報により指定されたモジュールでは、変
更すべき動作周波数情報を取り込み、基準クロック信号
に同期した複数の内部クロック信号の中から、前記変更
すべき動作周波数の指定情報に基づく内部クロック信号
を、モジュール内部の動作に連動させ、タイミング良く
選択して、モジュール内部で使用する内部クロック信号
を変更するようにしたので、従来のソフトウェア処理に
よる動作周波数の動的制御と同程度の自由度で、処理プ
ロセッサの負荷を増加させることなく、かつ、いかなる
場合においても高速に動作周波数を動的に変更すること
が可能となる。
よいシステムを実現できるという効果がある。
ック信号の供給が、チップ全体では基準クロック信号、
モジュール指定信号、動作周波数指定信号のたった3本
の信号で行なえるため、配線容量等のばらつきによるク
ロックスキューの問題は発生しにくく、さらに配線面積
を抑えチップサイズを小さくできるという効果もある。
イミングは、各モジュール毎に正しく制御できる構成と
なっているので、任意のモジュールを1チップ上に搭載
する設計において、再設計すべき作業量を軽減できると
いう効果もある。
全体構成を示すブロック図である。
の概略個性を示すブロック図である。
タ形式を示す図である。
成部の概略構成を示すブロック図である。
概略構成を示すブロック図である。
個性を示すブロック図である。
ック生成回路(CPG)、5…動作周波数指定回路、6
…バスサイクル・モニタ回路、7…内部データバス、8
…内部アドレスバス、9…基準クロック信号、10…モ
ジュール指定情報、11…動作周波数指定情報、15…
エンコーダ、16…連想メモリ、17…デコーダ、18
…連想アレイ、19…データアレイ、21…動作周波数
変更条件、22…動作周波数指定情報、23…モジュー
ル指定情報、24…内部クロック信号生成回路、25…
モジュール指定信号デコーダ、26…テンポラリ・ラッ
チ、27…ラッチ、28…クロック信号選択回路、29
…セレクタ、30…モジュール内部情報、33…複数の
内部クロック信号群、34…セレクタ29から出力され
る内部クロック信号、35,36…比較回路、37…モ
ニタ結果出力信号生成回路、38…アドレスレジスタ、
39…データレジスタ、40…条件レジスタ、41…ク
ロック信号制御情報保持回路、43…エンコーダ。
Claims (2)
- 【請求項1】 CPU等の複数のモジュールが同一チッ
プ内に内蔵されるロジックLSIにおいて、 前記複数のモジュールに基準クロック信号を供給する基
準クロック生成回路と、 動作周波数を変更する条件と、前記動作周波数を変更す
る条件毎の動作周波数を変更するモジュールの指定情
報、および、変更する動作周波数の指定情報を記憶する
記憶手段と、 逐次入力されるロジックLSIの状態と前記記憶手段の
動作周波数を変更する条件とを比較し、比較結果が一致
した場合に、それに対応する前記動作周波数を変更する
モジュールの指定情報、および、変更する動作周波数の
指定情報を、前記複数のモジュールに出力する動作周波
数指定回路と、 前記記憶手段に、動作周波数を変更する条件、動作周波
数を変更するモジュールの指定情報、変更する動作周波
数の指定情報を記憶する手段と、 前記複数のモジュール内に、前記基準クロック信号に同
期して複数の内部クロック信号を生成する内部クロック
信号生成回路と、前記モジュール指定情報が自モジュー
ルの指定情報であった場合に、前記変更すべき動作周波
数の指定情報を受け取る手段と、前記複数の内部クロッ
ク信号の中から、前記変更すべき動作周波数の指定情報
に基づく内部クロック信号を、モジュール内の動作に連
動させて選択する手段とを有することを特徴とするロジ
ックLSI。 - 【請求項2】 シングルチップマイクロコンピュータ、
あるいは、CPUコア内蔵ASICであることを特徴と
する請求項1に記載のロジックLSI。
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JP12529894A JP3467631B2 (ja) | 1994-06-07 | 1994-06-07 | ロジックlsi |
KR1019950014572A KR100341936B1 (ko) | 1994-06-07 | 1995-06-02 | 로직lsi |
US08/478,403 US5585750A (en) | 1994-06-07 | 1995-06-07 | Logic LSI |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP12529894A JP3467631B2 (ja) | 1994-06-07 | 1994-06-07 | ロジックlsi |
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Publication Number | Publication Date |
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JPH07334267A true JPH07334267A (ja) | 1995-12-22 |
JP3467631B2 JP3467631B2 (ja) | 2003-11-17 |
Family
ID=14906627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12529894A Expired - Lifetime JP3467631B2 (ja) | 1994-06-07 | 1994-06-07 | ロジックlsi |
Country Status (3)
Country | Link |
---|---|
US (1) | US5585750A (ja) |
JP (1) | JP3467631B2 (ja) |
KR (1) | KR100341936B1 (ja) |
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