JP2000003225A - データ処理装置及びデータ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 外部インタフェースのための入力初段ラッチ
回路や出力最終段ラッチ回路で無駄な電力が消費されな
いようにする。 【解決手段】 バスコントローラ（１３）や周辺回路
（２０〜２２）等の回路モジュールに対するクロック供
給／供給停止の制御に連動して、それら回路に接続され
る入力初段ラッチ回路や出力最終段ラッチ回路等のクロ
ック同期動作形態の個々の外部インタフェース用ラッチ
回路（３０３、３１０〜３１２）に対しても、クロック
信号の供給／供給停止制御をきめ細かく行う。これによ
ってデータ処理装置の電力消費を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期動作されるデータ処理装置の低消費電力化に係り、例
えば、マイクロコンピュータ又はマイクロプロセッサな
どに適用して有効な技術に関するものである。

【０００２】

【従来の技術】マイクロコンピュータの低消費電力化を
図る技術として、中央処理装置がその動作プログラムに
従って所定のコントロールレジスタに制御データを設定
することにより、個々の内蔵モジュールの動作と動作停
止とを制御可能にする技術が特開平７−２８７６９９号
公報に開示されている。例えば動作の停止が選択された
内蔵モジュールにはクロック信号の供給が停止される。

【０００３】前記内蔵モジュールを外部とインタフェー
スさせる回路部分には、入力初段ラッチ回路や出力最終
段ラッチ回路が配置されている。外部とのインタフェー
スもクロック信号に同期されなければならないからであ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、従来
は、そのような入力初段ラッチ回路や出力最終段ラッチ
回路に対しては、回路モジュール毎にその動作又は動作
停止を制御することは行われていなかった。例えば、シ
リアルコミュニケーションインタフェースコントローラ
が利用されないときも、当該シリアルコミュニケーショ
ンインタフェースコントローラに接続される入力初段ラ
ッチ回路や出力最終段ラッチ回路にはクロック信号が供
給されていた。これによって、そのような入力初段ラッ
チ回路や出力最終段ラッチ回路では無駄な電力が消費さ
れる。

【０００５】また、そのような問題点はシリアルコミュ
ニケーションインタフェースコントローラのような周辺
回路ばかりでなく、バスコントローラのためのバスイン
タフェースのための入力初段ラッチ回路や出力最終段ラ
ッチ回路に対しても存在することが本発明者によって明
らかにされた。例えば、マイクロコンピュータにスリー
プモードが設定されたとき、ＣＰＵやバスコントローラ
が動作されないときでもバスインタフェース用の入力初
段ラッチ回路や出力最終段ラッチ回路にはクロック信号
が供給されていた。

【０００６】本発明の目的は、外部インタフェースのた
めの入力初段ラッチ回路や出力最終段ラッチ回路で無駄
な電力が消費されないようにすることができるデータ処
理装置を提供することにある。

【０００７】本発明の別の目的は消費電力の小さなデー
タ処理システムを提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれ、バス
コントローラ（１３）や周辺回路（２０〜２２）等の回
路モジュールに対するクロック供給／供給停止の制御に
連動して、それら回路に接続される入力初段ラッチ回路
や出力最終段ラッチ回路等のクロック同期動作形態の個
々の外部インタフェース用ラッチ回路（３０３、３１０
〜３１２）に対しても、クロック信号の供給／供給停止
制御をきめ細かく行うものである。更に、本発明の詳し
い態様を以下に説明する。

【００１０】《１》データ処理装置（１）は、クロック
信号を出力するクロックパルスジェネレータ（１５）
と、前記クロックパルスジェネレータから出力されるク
ロック信号に同期してデータ処理を行う第１の回路
（２）と、前記クロックパルスジェネレータから出力さ
れるクロック信号に同期してデータ処理を行う複数の第
２の回路（２０，２１，２２）と、前記第２の回路毎に
接続され当該第2の回路に供給される前記クロック信号
に同期動作される外部インタフェース用ラッチ回路（３
１０，３１１，３１２）と、前記外部インタフェース用
ラッチ回路を外部端子に接続するインタフェースバッフ
ァ（３１３，３１４，３１５）と、前記第2の回路及び
これに対応される外部インタフェース用ラッチ回路毎に
クロック信号を供給する複数個の第1のクロックバッフ
ァ手段（２０１，３１６、２１０，３１７、２２０，３
１８）と、前記複数個のクロックバッファ手段にクロッ
ク信号を出力させるか否かを個別的に決定するための第
1の制御情報（ＣＢ１，ＣＢ２，ＣＢ３）が書換え可能
に設定される第1のコントロールレジスタ手段（１５
４）と、を半導体チップに有して成る。前記外部インタ
フェース用ラッチ回路は入力初段ラッチ回路や出力最終
段ラッチ回路である。

【００１１】上記によれば、外部インタフェース用ラッ
チ回路へのクロック信号の供給及び停止を第２回路毎に
きめ細かく制御でき、これによってデータ処理装置の電
力消費を低減できる。前記第１の回路は例えば中央処理
装置（２）であり、前記第２の回路は前記中央処理装置
によってアクセスされる周辺回路（２０，２１，２２）
である。このとき、前記第１の制御情報は、周辺回路毎
のモジュールストップ情報である。

【００１２】《２》外部インタフェース用ラッチ回路に
対する前記クロック制御はバスコントローラを介するバ
ス制御にも拡張することができる。即ち、データ処理装
置は、前記クロックパルスジェネレータから出力される
クロック信号（ＣＫ２）に同期して外部バスアクセス制
御可能なバスコントローラ（１３）と、前記バスコント
ローラに接続され前記クロック信号に同期動作される外
部バスアクセス用ラッチ回路（３０３）と、前記外部バ
スアクセス用ラッチ回路を外部端子に接続するバスイン
タフェースバッファ（３０５）と、前記バスコントロー
ラにクロック信号を供給する第２のクロックバッファ手
段（１３０）と、前記外部バスアクセス用ラッチ回路に
クロック信号を供給する第3のクロックバッファ手段
（３００）と、前記第２のクロックバッファ手段にクロ
ック信号を出力させるか否かを決定するための第２の制
御情報（ＣＢ６）が書換え可能に設定される第２のコン
トロールレジスタ手段（１５４）と、前記第３のクロッ
クバッファ手段にクロック信号を出力させるか否かを決
定するための第３の制御情報（ＣＢ７）が書換え可能に
設定される第３のコントロールレジスタ手段（１５４）
とを更に有する。

【００１３】《３》前記バス制御への拡張を行う場合、
ダイレクトメモリアクセスコントローラを考慮しなけれ
ばならない。前記クロックパルスジェネレータから出力
されるクロック信号（ＣＫ２）に同期してダイレクトメ
モリアクセス制御を行うと共に、前記外部バスアクセス
用ラッチ回路（３０３）及び前記バスインタフェースバ
ッファ（３０５）を前記バスコントローラ（１３）と共
有するダイレクトメモリアクセスコントローラ（２４）
を有する場合、前記ダイレクトメモリアクセスコントロ
ーラにクロック信号を供給する第４のクロックバッファ
手段（２４０）と、前記第４のクロックバッファ手段に
クロック信号を出力させるか否かを決定するための第４
の制御情報（ＣＢ４）が格納される第４のコントロール
レジスタ手段（１５４）とを更に設ける。

【００１４】《４》前記バス制御への拡張を行う場合、
リフレッシュコントローラを考慮しなければならない。
即ち、前記クロックパルスジェネレータから出力される
クロック信号（ＣＫ２）に同期して外部メモリのリフレ
ッシュ制御を行うリフレッシュコントローラ（２３）を
有する場合、前記リフレッシュコントローラに接続され
前記クロック信号に同期動作されるリフレッシュ制御用
ラッチ回路（３０４）と、前記リフレッシュ制御用ラッ
チ回路を外部端子に接続するリフレッシュ制御用インタ
フェースバッファ（３０５）と、前記リフレッシュコン
トローラ（２３）及び前記リフレッシュ制御用ラッチ回
路（３０４）にクロック信号を供給する第５のクロック
バッファ手段（２３０，３０１）と、前記第５のクロッ
クバッファ手段にクロック信号を出力させるか否かを決
定するための第５の制御情報（ＣＢ５）が書換え可能に
設定される第５のコントロールレジスタ手段（１５４）
とを更に設ける。

【００１５】上記の《３》、《４》において、前記中央
処理装置は特定の命令を実行してスリープモードに移行
するとき、前記第２のコントロールレジスタ手段の第２
の制御情報をクロック信号の出力停止指示状態に強制す
ると共に、第４のコントロールレジスタ手段の第４の制
御情報がクロック信号の出力停止指示状態であることを
条件に、第３コントロールレジスタ手段の第３の制御情
報をクロック信号の出力停止指示状態に強制する。この
制御により、スリープ状態においてダイレクトメモリア
クセスコントローラがモジュールストップ状態のとき、
バスインタフェースのための入力初段ラッチ回路及び出
力最終段ラッチ回路における無駄な電力消費を最大限減
らすことができる。

【００１６】

【発明の実施の形態】図３には本発明に係るデータ処理
装置の一例であるマイクロコンピュータ１が示される。
同図に示されるマイクロコンピュータ（ＭＰＵ）１は、
例えば公知の半導体集積回路製造技術によって単結晶シ
リコンのような１個の半導体基板（半導体チップ）に形
成される。このマイクロコンピュータ１は、特に制限さ
れないが、ローカルバスＬ−Ｂｕｓ、内部バスＩ−Ｂｕ
ｓ、及びペリフェラルバスＰ−Ｂｕｓなどを有する。そ
れらバスはデータ、アドレス、制御信号の各信号線群を
備えている。

【００１７】ローカルバスＬ−Ｂｕｓには中央処理装置
（ＣＰＵ）２、ディジタル・シグナル・プロセッサ（Ｄ
ＳＰ）３、デバッグ制御回路としてのユーザデバッガ
（ＡＵＤ）５、及びテストロジック（ＴＳＴ）６が結合
されている。前記ローカルバスＬ−Ｂｕｓと内部バスＩ
−Ｂｕｓとの間にはアドレス変換バッファ（ＴＬＢ）１
０、キャッシュメモリ（Ｃａｃｈｅ）１１及びそれらの
制御ユニット（ＣＣＮ）１２が配置されている。内部バ
スＩ−Ｂｕｓはバスコントローラ（ＢＳＣ）１３を介し
てペリフェラルバスＰ−Ｂｕｓに接続される。ペリフェ
ラルバスＰ−Ｂｕｓには、特に制限されないが、シリア
ルコミュニケーションインタフェース（ＳＣＩ）２０、
タイマカウンタ（ＴＭＵ）２１、アナログ信号とディジ
タル信号との間の変換を行うアナログ・ディジタル変換
回路（ＡＤＣ／ＤＡＣ）２２、ＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）やシンクロナスＤＲＡ
Ｍのためのリフレッシュコントローラ（ＦＲＣ）２３、
及びダイレクトメモリアクセスコントローラ（ＤＭＡ
Ｃ）２４が結合されている。

【００１８】図３には代表的に３個の入出力ポート回路
３０、３１、３２が示されている。入出力ポート回路３
０はバスコントローラ１３に接続され、外部アドレスバ
スやデータバスとの接続などに利用可能なインタフェー
スポートとされる。他方の入出力ポート３１は前記ペリ
フェラルバスＰ−Ｂｕｓに結合された周辺回路などのた
めの外部インタフェースポートとして利用可能にされ
る。入出力ポート回路３２は、クロック信号ＣＬＫ、割
込み信号ＩＮＴ、及びリセット信号ＲＳＴなどのインタ
フェースポートとされる。

【００１９】前記ＣＰＵ２は、特に制限されないが、汎
用レジスタや算術論理演算器で代表される演算部と、プ
ログラムカウンタなどの制御用レジスタ群、そして命令
のフェッチや解読並びに命令実行手順を制御したり演算
制御を行う命令制御部などを有する。ＣＰＵ２は外部メ
モリなどから命令をフェッチし、その命令を命令デコー
ダにて解読することにより、当該命令に応じたデータ処
理を行う。

【００２０】前記ＤＳＰ３は、それ専用のバスＸ−Ｂｕ
ｓ，Ｙ−Ｂｕｓを介してＸＹメモリ（ＸＹＭＥＭ）１３
に接続される。ＸＹメモリ１３は内部バスＩ−Ｂｕｓに
もインタフェースされる。メモリコントローラ（ＸＹＣ
ＮＴ）１４はＸＹメモリ１３に対するＤＳＰ３からのア
クセス要求と内部バスＩ−Ｂｕｓ側からのアクセス要求
とを監視し、アクセス要求の調停などを行なう。前記Ｘ
Ｙメモリ１３はＣＰＵ２のワーク領域としても利用可能
にされている。ＣＰＵ２はＤＳＰ３のためにデータフェ
ッチを行なうだけでなく、ＤＳＰ３のための固定小数点
命令を含む全ての命令をフェッチする。

【００２１】マイクロコンピュータ１は、特に制限され
ないが、３２ビットの仮想アドレスで規定される仮想ア
ドレス空間と２９ビットの物理アドレスで規定される物
理アドレス空間を扱う。仮想アドレスを物理アドレスに
変換するためのアドレス変換情報は仮想ページ番号とそ
れに対応される物理ページ番号を含んでいる。アドレス
変換テーブルはマイクロコンピュータ１の図示を省略す
る外部メモリに形成される。図示を省略する外部メモリ
は、入出力ポート回路３０に接続されることになる。ア
ドレス変換テーブルのアドレス変換情報のうち、最近利
用されたものが前記アドレス変換バッファ（ＴＬＢ）１
０に格納されることになる。アドレス変換バッファ１０
はデータ及び命令のアドレス変換情報を有し、データフ
ェッチ又は命令フェッチのためにＣＰＵ２がローカルバ
スＬ−ｂｕｓに出力する仮想アドレスの仮想ページ番号
に応ずる物理ページ番号をアドレス変換情報から連想検
索する。検索の結果、目的とするアドレス変換情報があ
る場合（ＴＬＢヒット）、そのアドレス変換情報を用い
て、当該仮想アドレスを物理アドレスに変換する。前記
検索の結果、目的とするアドレス変換情報がない場合
（ＴＬＢミス）、目的とするアドレス変換情報を前記外
部メモリ上のアドレス変換テーブルから読み込む。上記
アドレス変換動作は前記制御ユニット１２が制御する。

【００２２】キャッシュメモリ１１は、特に図示はしな
いが、４ウェイ・セットアソシアティブ形式の連想メモ
リ部を備える。連想メモリ部に対するインデックスは論
理アドレスの一部を用いて行われ、エントリのタグ部に
は物理アドレスが保有され、インデックスされたタグ部
はその論理アドレスが物理アドレスと比較され、その比
較結果に応じてキャッシュミス／ヒットが判定される。

【００２３】前記キャッシュメモリ１１は、データフェ
ッチ又は命令フェッチに際してアドレス変換バッファ１
０などを介して変換された物理アドレスを受け取り、こ
れに基づいて上述の通りキャッシュエントリの連想検索
を行う。検索結果がリードヒットであれば、ヒットに係
るキャッシュラインからその物理アドレスに応ずるデー
タがローカルバスＬ−ｂｕｓに出力される。検索結果が
リードミスであれば、ミスに係るデータを含む１キャッ
シュライン分のデータがバスコントローラ１３及び入出
力ポート回路３０を介して外部メモリから読み込まれ
て、キャッシュフィルが行われる。これによってキャッ
シュミスに係るデータが前記ローカルバスＬ−ｂｕｓに
読出される。検索結果がライトヒットした場合、キャッ
シュ動作モードがコピーバックモードならばヒットした
エントリにデータを書き込み、当該エントリのダーティ
ービットをセットする。ライトスルーモードではヒット
したエントリにデータを書き込むと共に外部メモリへの
データの書込みも併せて行われる。検索結果がライトミ
スである場合、コピーバックモードならキャッシュフィ
ルを行うと共にダーティービットをセットしてタグアド
レスを更新し、フィルを行ったキャッシュラインにデー
タを書き込む。ライトスルーモードの場合には外部メモ
リに対してのみ書込みを行う。

【００２４】キャッシュフィルはキャッシュラインのデ
ータを前記図示を省略する外部メモリから読み込む動作
であり、読み込んだデータをキャッシュラインに書込む
ためにはキャッシュエントリのリプレースが行なわれ
る。このとき、無効なキャッシュエントリがある場合に
は当該無効なキャッシュエントリがリプレースされる。
無効なキャッシュエントリが無い場合、例えば、ＬＲＵ
（Least Recently Used）等の論理に従って最も最近利
用されていないキャッシュエントリをリプレースの対象
とする。リプレース制御などは前記制御ユニット１２が
行なう。

【００２５】前記バスコントローラ１３は、ＣＰＵ２や
ＤＭＡＣ２４によるアクセス対象回路（アクセス対象と
されるアドレスエリア）に応じて、アクセスデータサイ
ズ、アクセスタイム、ウェイトステートの挿入制御など
を行なって、バスサイクルを制御する。

【００２６】上記マイクロコンピュータ１はクロックパ
ルスジェネレータ（ＣＰＧ）１５から出力されるクロッ
ク信号に同期動作される。マイクロコンピュータ１の内
外からの割込み要求や例外処理要求に対するマスク処理
や調停は割込みコントローラ（ＩＮＴＣ）１６が行な
う。

【００２７】マイクロコンピュータ１は、評価専用のマ
イクロコンピュータではなく、所謂実チップであるが、
デバッグを支援するためにユーザデバッガ５を有する。
前記ユーザデバッガ５は、ＣＰＵ２による分岐命令実行
や割込み発生によりＣＰＵ２の実行命令に分岐が発生し
たとき、これを検出し、分岐先アドレスと分岐元アドレ
スを計算できるデータ（分岐トレースデータ）を生成し
て外部に出力可能にする。

【００２８】図１には前記マイクロコンピュータ１のク
ロック制御系が全体的に示されている。図１では各回路
のバス接続は図示を省略してある。

【００２９】外部バスインタフェース用の前記入出力ポ
ート回路３０には、入力初段ラッチ回路及び出力最終段
ラッチ回路として、前記ＢＳＣ１３やＤＭＡＣ２４に接
続される外部バスアクセス用ラッチ回路（ＢＬＡＴ）３
０３と、前記ＲＦＣ２３に接続されるリフレッシュ制御
用ラッチ回路（ＲＬＡＴ）３０４が代表的に示されてい
る。外部バスアクセス用ラッチ回路３０３は、アドレス
信号の出力、データの入出力、及びバスアクセス用スト
ローブ信号（リード信号、ライト信号、バススタート信
号等）の出力のためのラッチ回路であり、クロックバッ
ファ３００から出力されるクロック信号ＣＫ２に同期し
てラッチ動作を行う。前記リフレッシュ制御用ラッチ回
路３０４はＤＲＡＭのリフレッシュサイクルを制御する
ためにＤＲＡＭのＲＡＳ端子及びＣＡＳ端子に供給する
信号を出力する出力ラッチ回路であり、クロックバッフ
ァ３０１から出力されるクロック信号に同期してラッチ
動作を行う。前記外部バスアクセス用ラッチ回路３０３
及びリフレッシュ制御用ラッチ回路３０４は出力バッフ
ァや入力バッファを有するバスインタフェースバッファ
３０５を介して外部バスに接続可能にされる。

【００３０】比較的低速動作の周辺インタフェース用の
前記入出力ポート回路３１には、入力初段ラッチ回路及
び出力最終段ラッチ回路として、前記ＳＣＩ２０，ＴＭ
Ｕ２１，ＡＤＣ／ＤＡＣ２２に接続される周辺インタフ
ェース用ラッチ回路（ＰＬＡＴ）３１０、３１１，３１
２が代表的に示されている。周辺インタフェース用ラッ
チ回路３１０、３１１，３１２は、出力バッファや入力
バッファを有する周辺インタフェースバッファ（ＰＢＵ
Ｆ）３１３，３１４，３１５を介して、図示を省略する
外部機器に接続可能にされ、クロックバッファ３１６，
３１７，３１８から出力されるクロック信号に同期して
ラッチ動作を行う。

【００３１】前記入出力ポート回路３２に供給された外
部クロック信号ＣＬＫはＣＰＧ１５に入力される。ＣＰ
Ｇ１５は、特に制限されないが、入力されたクロック信
号ＣＬＫを分周して、周波数の異なるクロック信号ＣＫ
１〜ＣＫ３をクロックドライバ（ＣＤＲＶ）１５１〜１
５３から出力する。クロック信号ＣＫ１〜ＣＫ３の周波
数はＣＫ１＞ＣＫ２＞ＣＫ３とされている。

【００３２】前記ＣＰＵ２及びキャッシュメモリ１１に
は相対的に周波数の高い高速クロック信号ＣＫ１が供給
される。ＣＰＵ２及びキャッシュメモリ１１はクロック
バッファ（ＣＢＵＦ）２００、１１０を有し、供給され
たクロック信号ＣＫ１に基づいてノンオーバーラップ２
相などのモジュール内クロック信号を内部の回路に供給
する。

【００３３】外部バスアクセス制御に用いられる回路、
例えばＢＳＣ１３、ＤＭＡＣ２４、ＲＦＣ２３及び入出
力ポート回路３０には外部アクセス速度に対応した周波
数のクロック信号ＣＫ２が供給される。ＢＳＣ１３、Ｄ
ＭＡＣ２４及びＲＦＣ２３は、クロックバッファ１３
０、２４０、２３０を有し、供給されたクロック信号Ｃ
Ｋ２に基づいてノンオーバーラップ２相のモジュール内
クロック信号を内部の回路に供給する。入出力ポート回
路３０は、クロックバッファ３００、３０１を有し、ク
ロックバッファ３００、３０１は供給されたクロック信
号ＣＫ２に基づいてラッチクロック信号を前記ラッチ回
路３０３，３０４に出力する。尚、ＢＳＣ１３はキャッ
シュメモリとの間でもデータ伝送を行うための、ＢＳＣ
１３には前記高速クロック信号ＣＫ１も実際には供給さ
れているが、それに関する構成は図１では図示を省略し
てある。

【００３４】低速動作されれば十分な周辺回路、例え
ば、ＳＣＩ２０、ＴＭＵ２１、ＡＤＣ／ＤＡＣ２２、及
び入出力ポート回路３１には相対的に最も遅い周波数の
クロック信号ＣＫ３が供給される。ＳＣＩ２０、ＴＭＵ
２１及びＡＤＣ／ＤＡＣ２２はクロックバッファ２０
１，２１０及び２２０を有し、供給されたクロック信号
ＣＫ３に基づいてノンオーバーラップ２相などのモジュ
ール内クロック信号を対応する内部回路に供給する。入
出力ポート回路３１はクロックバッファ３１６、３１
７、及び３１８を有し、クロックバッファ３１６、３１
７、及び３１８は供給されたクロック信号ＣＫ３に基づ
いてラッチクロック信号をラッチ回路３１０，３１１，
３１２に出力する。

【００３５】ＣＰＧ１５が保有するクロック制御レジス
タ１５４は、前記クロックバッファ２０１，２１０，２
２０，２４０，２３０，３１６〜３１８，３００，３０
１の活性／非活性を決定するための制御ビットＣＢ１〜
ＣＢ７を有する。前記制御ビットＣＢ１〜ＣＢ７はモジ
ュールストップビット若しくはモジュールストップ情報
として機能される。

【００３６】制御ビットＣＢ１が論理値“１”にされる
とクロックバッファ２０１及び３１６が活性化されクロ
ック信号を出力可能にされる。クロックバッファ２０１
及び３１６が活性化されることにより、ＳＣＩ２０及び
ラッチ回路３１０はクロック信号に同期して動作可能に
される。一方、制御ビットＣＢ１が論理値“０”のとき
クロックバッファ２０１及び３１６は非活性にされクロ
ック信号を出力不可能にされる。このとき、ＳＣＩ２０
及びラッチ回路３１０の動作は停止され、電力を消費し
ない。同様に、制御ビットＣＢ２は一対のクロックバッ
ファ２１０及び３１７の活性／非活性制御を行い、制御
ビットＣＢ３は一対のクロックバッファ２２０及び３１
８の活性／非活性制御を行う。したがって、ＳＣＩ２
０、ＴＭＵ２１又はＡＤＣ／ＤＡＣ２２の動作が非選択
にされると、それに対応されるラッチ回路３１０、３３
１又は３１２の動作も停止され、無駄な電力を消費しな
い。

【００３７】制御ビットＣＢ５が論理値“１”にされる
とクロックバッファ２３０及び３０１が活性化されクロ
ック信号を出力可能にされ、これによってＲＦＣ２３が
動作可能にされ、且つＲＦＣ２３によって生成されたリ
フレッシュ制御信号がラッチ回路３０４を介して外部に
出力可能にされる。制御ビットＣＢ５が論理値“０”に
されると、ＲＦＣ２３と共にクロックバッファ３０１も
非活性化されるから、ラッチ回路３０４も動作されず、
無駄な電力を消費しない。

【００３８】前記制御ビットＣＢ４が論理値“１”にさ
れるとクロックバッファ２４０が活性化されクロック信
号を出力可能にされる。クロックバッファ２４０が活性
化されることにより、ＤＭＡＣ２４が動作可能にされ
る。前記制御ビットＣＢ６が論理値“１”にされるとク
ロックバッファ１３０が活性化され、これによって、Ｂ
ＳＣ１３が動作可能にされる。前記制御ビットＣＢ７が
論理値“１”にされるとクロックバッファ３００が活性
化され、これにより、ラッチ回路３０３を介して外部バ
スアクセスが可能にされる。

【００３９】前記クロック制御レジスタ１５４に対する
制御情報の設定は、ＣＰＵ２がユーザプログラムなどの
動作プログラムに従って任意に行うことができる。例え
ば、パワーオンリセットでは、ＣＰＵ２は、リセット処
理プログラムに従って、少なくとも、ＢＳＣ１３０及び
ラッチ回路３０４を活性化するようにクロック制御レジ
スタ１５４を初期設定する。その他の制御ビットの設定
状態は任意である。

【００４０】リセット後のスリープモードにおいて、最
終的にＣＰＵ２及びＢＳＣ１３の動作は停止されるが、
このときＤＭＡＣ２４が動作可能にされているならば外
部バスアクセス用のラッチ回路３０３にはクロックバッ
ファ３００を介してクロック信号が供給されていなけれ
ばならない。しかしながら、ＤＭＡＣ２４の動作が停止
される場合には、最早、外部バスアクセス用のラッチ回
路３０３の動作は、当該スリープ期間中不要である。こ
れに着目して、リセット後に、ＣＰＵ２がスリープ命令
を実行してスリープモードに移行するときは、制御ビッ
トＣＢ６を論理値“０”に強制してＢＳＣ１３の動作を
停止させると共に、ＤＭＡＣ２４のための制御情報ＣＢ
４がクロック信号の出力停止指示状態であることを条件
に、クロック制御ビットＣＢ７をクロック信号の出力停
止指示状態に強制する。

【００４１】これにより、スリープモードにおいて外部
バスアクセスを必要としない状態では、アドレス、デー
タ及び制御信号の多数のビットに応ずるラッチ回路３０
３にクロック信号が入力されず、ラッチ回路３０３への
クロック信号の供給を維持した場合に比べ、スリープ時
の電力消費を１０％程度低減することができる。

【００４２】図２には前記ラッチ回路３０３の詳細な一
例が示される。図２にはラッチ回路を入出力ビット単位
で示してある。入力バッファ３３０と出力バッファ３３
１は外部端子３３２を共有している。入力バッファには
入力ラッチ３３３が設けられ、出力バッファ３３１には
出力ラッチ３３４が設けられている。この構成は専用ポ
ートとされる。また、入力バッファ３３５と出力バッフ
ァ３３６は外部端子３３７を共有している。入力バッフ
ァ３３５の出力はセレクタ３３７を介して入力ラッチ３
３８又はレジスタ３３９に接続される。出力バッファ３
３６の入力には出力ラッチ３４０又は前記レジスタ３３
９の出力がセレクタ３４１を介して接続される。レジス
タ３３９はＣＰＵ２によってアクセス可能なデータレジ
スタである。この構成は汎用ポートを成す。

【００４３】以上説明したマイクロコンピュータによれ
ば、以下の作用効果を得ることができる。

【００４４】バスコントローラ１３や周辺回路２０〜２
２等の回路モジュールに対する制御ビットＣＢ６，ＣＢ
１〜ＣＢ３によるクロック供給／供給停止の制御に連動
して、それら回路に接続される入力初段ラッチ回路や出
力最終段ラッチ回路等の外部インタフェース用ラッチ回
路３０３、３１０〜３１２に対しても、クロック信号の
供給／供給停止制御をきめ細かく行うことができる。し
たがて、マイクロコンピュータ１の電力消費を低減でき
る。

【００４５】外部インタフェース用ラッチ回路に対する
前記クロック制御はバスコントローラを介するバス制御
に拡張できるが、このとき、ダイレクトメモリアクセス
コントローラ２４に対しても、制御ビットＣＢ４による
モジュールクロック供給／供給停止に連動させて、バス
インタフェース用ラッチ回路３０３にもクロック信号の
供給／供給停止制御を行うことができる。同様に、リフ
レッシュコントローラ２３に対しても、制御ビットＣＢ
５によるモジュールクロック供給／供給停止に連動させ
て、バスインタフェース用ラッチ回路３０３のクロック
信号供給／供給停止制御を行うことができる。

【００４６】前記ＣＰＵ２がスリープ命令を実行してス
リープモードに移行すると、ＣＰＧ１５は動作状態を維
持し、ＣＰＵ2へのクロック信号ＣＫ１の供給はクロッ
クバッファ２００を介して停止される。ＤＭＡＣ２４を
内蔵していなければ、ＣＰＵ２の動作停止に連動してＢ
ＳＣ１３及びバスインタフェース用ラッチ回路３０３へ
のクロック信号の供給も停止させればよい。ＤＭＡＣ２
４を内蔵する場合には、制御ビットＣＢ６でＢＳＣ１５
へのクロック信号の供給を停止させ、ＤＭＡＣ２４に対
するモジュールストップビットとしての制御ビットＣＢ
４がモジュール停止を指示する論理値“０”であること
を条件に、ＣＢ７をクロック停止指示レベルに強制し
て、バスインタフェース用ラッチ回路３０３の動作も停
止させる。この制御により、スリープ状態においてダイ
レクトメモリアクセスコントローラ２４がモジュールス
トップ状態のとき、バスインタフェースのためのラッチ
回路３０３（入力初段ラッチ回路及び出力最終段ラッチ
回路）における無駄な電力消費を最大限減らすことが可
能になる。

【００４７】図４にはマイクロコンピュータ１用いたデ
ータ処理システムの一例であるコンピュータシステムの
ブロック図が示される。このコンピュータシステムは、
プロセッサボード７０と周辺装置によって構成される。
プロセッサボード７０は、マイクロコンピュータ１を中
心に、当該マイクロコンピュータ１が結合されたプロセ
ッサバス７１に、代表的に示されたＳＤＲＡＭ（シンク
ロナスＤＲＡＭ）７２及びＰＣＩ（Peripheral Compone
nt Interconnect）バスコントローラ７３が結合され
る。ＰＣＩバスコントローラ７３は低速の周辺回路をＰ
ＣＩバス７４を介してプロセッサバス７１にインタフェ
ースするブリッジ回路として機能される。ＰＣＩバス７
４には、特に制限されないが、ディスプレイコントロー
ラ７５、ＩＤＥ（Integrated Device Electronics）イ
ンタフェースコントローラ７６、ＳＣＳＩ（Small Comp
uter System Interface）インタフェースコントローラ
７７及びその他のインタフェースコントローラ７８が結
合されている。前記ディスプレイコントローラ７５には
フレームバッファメモリ７９が接続されている。

【００４８】周辺装置として、前記ディスプレイコント
ローラ７５に結合されたディスプレイ８０、ＩＤＥイン
タフェースコントローラ７６に結合されたハードディス
クドライブ（ＨＤＤ）８１、ＳＣＳＩインタフェースコ
ントローラ７７に結合されたイメージスキャナ８２、そ
して、前記その他のインタフェースコントローラ７８に
結合されたキーボード８３及びモデム８５等が設けられ
ている。

【００４９】前記マイクロコンピュータ１はスリープ状
態等における電力消費量が小さいから、電池駆動される
ような場合に、上記データ処理システムの稼働時間を延
ばすことが可能になる。

【００５０】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００５１】例えば、上記実施例ではバスインタフェー
ス用ラッチ回路と、周辺回路のための外部インタフェー
ス用ラッチ回路との双方に対してクロック信号供給停止
制御を行うようにしたが、何れか一方だけに施してもよ
い。また、マイクロコンピュータに内蔵される回路は上
記の例に限定されず、適宜変更可能である。

【００５２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、マ
イクロプロセッサ、機器組み込み制御用途のデータプロ
セッサなど、半導体チップに形成された種々のデータ処
理装置に適用することができる。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５４】すなわち、外部インタフェース用ラッチ回
路へのクロック信号の供給及び停止を周辺回路等の第２
回路毎にきめ細かく制御でき、これによって、外部イン
タフェースのための入力初段ラッチ回路や出力最終段ラ
ッチ回路で無駄な電力が消費されないようにすることが
できる。

【００５５】スリープ状態においてダイレクトメモリア
クセスコントローラがモジュールストップ状態のとき、
バスインタフェースのための入力初段ラッチ回路及び出
力最終段ラッチ回路における無駄な電力消費を最大限減
らすことができる。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置の一例であるマイ
クロコンピュータをクロック制御系を中心に示したブロ
ック図である。

【図２】入出力ポート回路の詳細ない値例を示すブロッ
ク図である。

【図３】本発明に係るデータ処理装置の一例であるマイ
クロコンピュータを全体的に示したブロック図である。

【図４】図４には本発明に係るデータ処理装置の一例で
あるマイクロコンピュータを適用したデータ処理システ
ムの一例であるコンピュータシステムのブロック図であ
る。

【符号の説明】

１ マイクロコンピュータ ２ 中央処理装置 １３ バスコントローラ １５ クロックパルスジェネレータ ２０ ＳＣＩ ２１ ＴＭＵ ２２ ＡＤＣ／ＤＡＣ ２３ ＲＦＣ ２４ ＤＭＡＣ ３０〜３２ 入出力ポート回路 １５４ クロック制御レジスタ ＣＢ１〜ＣＢ７ 制御ビット １５１〜１５３ クロックドライバ ＣＫ１〜ＣＫ３ クロック信号 ２０１，２１０，２２０，３１６〜３１８ クロックバ
ッファ １３０，３００ クロックバッファ ２３０，３０１ クロックバッファ ３１０〜３１２ 外部インタフェース用ラッチ回路 ３１３〜３１５ インタフェースバッファ ３０３ 外部バスアクセス用ラッチ回路 ３０４ リフレッシュ制御用ラッチ回路 ３０５ バスインタフェースバッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 充剛 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 吉岡 真一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5B079 AA07 BA12 BB01 BC01 DD02 DD08 DD20

Claims (8)

【特許請求の範囲】
1. 【請求項１】 クロック信号を出力するクロックパルス
   ジェネレータと、前記クロックパルスジェネレータから
   出力されるクロック信号に同期してデータ処理を行う第
   １の回路と、前記クロックパルスジェネレータから出力
   されるクロック信号に同期してデータ処理を行う複数の
   第２の回路と、前記第２の回路毎に接続され当該第2の
   回路に供給される前記クロック信号に同期動作される外
   部インタフェース用ラッチ回路と、前記外部インタフェ
   ース用ラッチ回路を外部端子に接続するインタフェース
   バッファと、前記第2の回路及びこれに対応される外部
   インタフェース用ラッチ回路毎にクロック信号を供給す
   る複数個の第1のクロックバッファ手段と、前記複数個
   のクロックバッファ手段にクロック信号を出力させるか
   否かを個別的に決定するための第1の制御情報が書換え
   可能に設定される第1のコントロールレジスタ手段と、
   を半導体チップに有して成るものであるデータ処理装
   置。
2. 【請求項２】 前記第１の回路は中央処理装置であり、
   前記第２の回路は前記中央処理装置によってアクセスさ
   れる周辺回路である請求項１記載のデータ処理装置。
3. 【請求項３】 前記第１の制御情報は、周辺回路毎のモ
   ジュールストップ情報である請求項２記載のデータ処理
   装置。
4. 【請求項４】 前記クロックパルスジェネレータから出
   力されるクロック信号に同期して外部バスアクセス制御
   可能なバスコントローラと、前記バスコントローラに接
   続され前記クロック信号に同期動作される外部バスアク
   セス用ラッチ回路と、前記外部バスアクセス用ラッチ回
   路を外部端子に接続するバスインタフェースバッファ
   と、前記バスコントローラにクロック信号を供給する第
   ２のクロックバッファ手段と、前記外部バスアクセス用
   ラッチ回路にクロック信号を供給する第3のクロックバ
   ッファと、前記第２のクロックバッファ手段にクロック
   信号を出力させるか否かを決定するための第２の制御情
   報が書換え可能に設定される第２のコントロールレジス
   タ手段と、前記第３のクロックバッファ手段にクロック
   信号を出力させるか否かを決定するための第３の制御情
   報が書換え可能に設定される第３のコントロールレジス
   タ手段と、を更に有して成るものである請求項３記載の
   データ処理装置。
5. 【請求項５】 前記クロックパルスジェネレータから出
   力されるクロック信号に同期してダイレクトメモリアク
   セス制御を行うと共に、前記外部バスアクセス用ラッチ
   回路及び前記バスインタフェースバッファを前記バスコ
   ントローラと共有するダイレクトメモリアクセスコント
   ローラと、前記ダイレクトメモリアクセスコントローラ
   にクロック信号を供給する第４のクロックバッファ手段
   と、前記第４のクロックバッファ手段にクロック信号を
   出力させるか否かを決定するための第４の制御情報が格
   納される第４のコントロールレジスタ手段を更に有して
   成るものである請求項４記載のデータ処理装置。
6. 【請求項６】 前記クロックパルスジェネレータから出
   力されるクロック信号に同期して外部メモリのリフレッ
   シュ制御を行うリフレッシュコントローラと、前記リフ
   レッシュコントローラに接続され前記クロック信号に同
   期動作されるリフレッシュ制御用ラッチ回路と、前記リ
   フレッシュ制御用ラッチ回路を外部端子に接続するリフ
   レッシュ制御用インタフェースバッファと、前記リフレ
   ッシュコントローラ及びリフレッシュ制御用ラッチ回路
   にクロック信号を供給する第５のクロックバッファ手段
   と、前記第５のクロックバッファ手段にクロック信号を
   出力させるか否かを決定するための第５の制御情報が書
   換え可能に設定される第５のコントロールレジスタ手段
   と、を更に有して成るものである請求項５記載のデータ
   処理装置。
7. 【請求項７】 前記中央処理装置は所定の命令を実行し
   てスリープモードに移行するとき、前記第２のコントロ
   ールレジスタ手段の第２の制御情報をクロック信号の出
   力停止指示状態に強制すると共に、第４のコントロール
   レジスタ手段の第４の制御情報がクロック信号の出力停
   止指示状態であることを条件に、第３コントロールレジ
   スタ手段の第３の制御情報をクロック信号の出力停止指
   示状態に強制するものである、請求項５又は６記載のデ
   ータ処理装置。
8. 【請求項８】 請求項４乃至７の何れか１項記載のデー
   タ処理装置と、前記データ処理装置のバスインタフェー
   スバッファに結合されたバスと、前記バスを介して前記
   データ処理装置がアクセスする周辺ＬＳＩと、を含んで
   成るデータ処理システム。