JPH05134960A - ローカルプロセツシング方式 - Google Patents
ローカルプロセツシング方式Info
- Publication number
- JPH05134960A JPH05134960A JP3293380A JP29338091A JPH05134960A JP H05134960 A JPH05134960 A JP H05134960A JP 3293380 A JP3293380 A JP 3293380A JP 29338091 A JP29338091 A JP 29338091A JP H05134960 A JPH05134960 A JP H05134960A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output control
- local
- processor
- main
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】 入出力制御を入出力制御ローカルプロセッサ
だでなく、メインプロセッサからも直接行えるようにす
る。 【構成】 メインプロセッサＢのメインＣＰＵ５は入出
力制御チャネルｂを介して入出力制御部４に対して、直
接、入出力制御を行うことができる。メインＣＰＵ５は
バスａを介してローカルデータエリア２に直接アクセス
することができる。ローカルデータエリア２上にはすべ
ての入出力制御情報を有する。入出力制御ローカルプロ
セセッサＡは、割り込みチャネルｃを介してメインＣＰ
Ｕ５に割り込みを通知する。この割り込みを受け付けた
後、メインＣＰＵ５はメインプロセス部７で割り込み処
理を行い、入出力制御部４に、直接、処理要求する。入
出力制御ローカルプロセッサＡはメインプロセス部７か
らの入出力制御も実行する。これによって、メインＣＰ
Ｕ５は入出力制御ローカルプロセッサＡのローカルプロ
セス部３を通さず、直接、入出力制御を行うことが可能
となる。
だでなく、メインプロセッサからも直接行えるようにす
る。 【構成】 メインプロセッサＢのメインＣＰＵ５は入出
力制御チャネルｂを介して入出力制御部４に対して、直
接、入出力制御を行うことができる。メインＣＰＵ５は
バスａを介してローカルデータエリア２に直接アクセス
することができる。ローカルデータエリア２上にはすべ
ての入出力制御情報を有する。入出力制御ローカルプロ
セセッサＡは、割り込みチャネルｃを介してメインＣＰ
Ｕ５に割り込みを通知する。この割り込みを受け付けた
後、メインＣＰＵ５はメインプロセス部７で割り込み処
理を行い、入出力制御部４に、直接、処理要求する。入
出力制御ローカルプロセッサＡはメインプロセス部７か
らの入出力制御も実行する。これによって、メインＣＰ
Ｕ５は入出力制御ローカルプロセッサＡのローカルプロ
セス部３を通さず、直接、入出力制御を行うことが可能
となる。
Description
【０００１】
【産業上の利用分野】本発明は、メインプロセッサと、
入出力制御を行う入出力制御ローカルプロセッサと、を
有する情報処理システムに関し、特に、入出力制御に関
するローカルプロセッシング方式に関する。
入出力制御を行う入出力制御ローカルプロセッサと、を
有する情報処理システムに関し、特に、入出力制御に関
するローカルプロセッシング方式に関する。
【０００２】
【従来の技術】この種の情報処理システムは、メインプ
ロセッサと、入出力制御を行う入出力制御ローカルプロ
セッサと、を有する。メインプロセッサはメインＣＰＵ
とメインデータエリアとメインプロセス部とを含む。入
出力制御ローカルプロセッサはローカルＣＰＵとローカ
ルデータエリアとローカルプロセス部と入出力制御部と
を含む。
ロセッサと、入出力制御を行う入出力制御ローカルプロ
セッサと、を有する。メインプロセッサはメインＣＰＵ
とメインデータエリアとメインプロセス部とを含む。入
出力制御ローカルプロセッサはローカルＣＰＵとローカ
ルデータエリアとローカルプロセス部と入出力制御部と
を含む。
【０００３】このような構成の情報処理システムにおい
て、従来、入出力制御を入出力制御ローカルプロセッサ
だけで行っている。そのため、メインＣＰＵにおいて入
出力制御の要求が発生すると、メインＣＰＵは、入出力
制御ローカルプロセッサとインタフェースをとり、その
要求を入出力制御ローカルプロセッサへ発行し、入出力
制御を入出力制御ローカルプロセッサで行わせている。
て、従来、入出力制御を入出力制御ローカルプロセッサ
だけで行っている。そのため、メインＣＰＵにおいて入
出力制御の要求が発生すると、メインＣＰＵは、入出力
制御ローカルプロセッサとインタフェースをとり、その
要求を入出力制御ローカルプロセッサへ発行し、入出力
制御を入出力制御ローカルプロセッサで行わせている。
【０００４】
【発明が解決しようとする課題】上述したように、従来
の入出力制御処理では、メインＣＰＵにおいて入出力制
御の要求が発生すると、メインＣＰＵはその入出力制御
情報を持たないために、常に、入出力制御ローカルプロ
セッサとインタフェースを取る必要があった。そのため
に、入出力制御ローカルプロセッサを有することが必ず
しも性能向上に寄与しないという欠点があった。
の入出力制御処理では、メインＣＰＵにおいて入出力制
御の要求が発生すると、メインＣＰＵはその入出力制御
情報を持たないために、常に、入出力制御ローカルプロ
セッサとインタフェースを取る必要があった。そのため
に、入出力制御ローカルプロセッサを有することが必ず
しも性能向上に寄与しないという欠点があった。
【０００５】従って、本発明の目的は、入出力制御が入
出力制御ローカルプロセッサだけで行われるのではな
く、メインＣＰＵからも直接入出力制御が行えるローカ
ルプロセッシング方式を提供することにある。
出力制御ローカルプロセッサだけで行われるのではな
く、メインＣＰＵからも直接入出力制御が行えるローカ
ルプロセッシング方式を提供することにある。
【０００６】
【課題を解決するための手段】本発明のローカルプロセ
ッシング方式は、メインプロセッサと、入出力制御を行
う入出力制御ローカルプロセッサと、を有し、前記メイ
ンプロセッサはメインＣＰＵを含み、前記入出力制御ロ
ーカルプロセッサは入出力制御部を含む情報処理システ
ムに適用される。
ッシング方式は、メインプロセッサと、入出力制御を行
う入出力制御ローカルプロセッサと、を有し、前記メイ
ンプロセッサはメインＣＰＵを含み、前記入出力制御ロ
ーカルプロセッサは入出力制御部を含む情報処理システ
ムに適用される。
【０００７】本発明の態様によれば、前記メインＣＰＵ
が前記入出力制御部に対して直接入出力制御を行うため
の手段（入出力制御チャネル）を有することを特徴とす
るローカルプロセッシング方式が得られる。
が前記入出力制御部に対して直接入出力制御を行うため
の手段（入出力制御チャネル）を有することを特徴とす
るローカルプロセッシング方式が得られる。
【０００８】上記ローカルプロセッシング方式におい
て、前記入出力制御ローカルプロセッサはすべての入出
力制御情報を記憶するローカルデータエリアを含み、前
記メインＣＰＵが前記ローカルデータエリアを直接アク
セスするための手段（バス）を有しても良い。
て、前記入出力制御ローカルプロセッサはすべての入出
力制御情報を記憶するローカルデータエリアを含み、前
記メインＣＰＵが前記ローカルデータエリアを直接アク
セスするための手段（バス）を有しても良い。
【０００９】さらに、上記ローカルプロセッシング方式
において、前記入出力制御ローカルプロセッサが前記メ
インＣＰＵに割り込みを通知するための手段（割り込み
チャネル）を有しても良い。
において、前記入出力制御ローカルプロセッサが前記メ
インＣＰＵに割り込みを通知するための手段（割り込み
チャネル）を有しても良い。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例によるローカルプ
ロセッシング方式が適用される情報処理システムの構成
を示すブロック図である。
ロセッシング方式が適用される情報処理システムの構成
を示すブロック図である。
【００１２】図示の情報処理システムは、入出力制御ロ
ーカルプロセッサＡと、メインプロセッサＢとを有す
る。入出力制御ローカルプロセッサＡは、ローカルＣＰ
Ｕ１と、ローカルデータエリア２と、ローカルプロセス
部３と、入出力制御部４とを含む。メインプロセッサＢ
は、メインＣＰＵ５と、メインデータエリア６と、メイ
ンプロセス部７とを含む。入出力制御ローカルプロセッ
サＡとメインプロセッサＢとは、バスａ、入出力制御チ
ャネルｂ、および割り込みチャネルｃとによって互いに
接続されている。
ーカルプロセッサＡと、メインプロセッサＢとを有す
る。入出力制御ローカルプロセッサＡは、ローカルＣＰ
Ｕ１と、ローカルデータエリア２と、ローカルプロセス
部３と、入出力制御部４とを含む。メインプロセッサＢ
は、メインＣＰＵ５と、メインデータエリア６と、メイ
ンプロセス部７とを含む。入出力制御ローカルプロセッ
サＡとメインプロセッサＢとは、バスａ、入出力制御チ
ャネルｂ、および割り込みチャネルｃとによって互いに
接続されている。
【００１３】メインＣＰＵ５は入出力制御チャネルｂを
介して入出力制御部４に対して直接入出力制御を行うこ
とができる。また、メインＣＰＵ５はバスａを介してロ
ーカルデータエリア２に直接アクセスすることができ
る。入出力制御ローカルプロセッサＡは割り込みチャネ
ルｃを介してメインＣＰＵ５に割り込みを通知すること
ができる。これらにより、入出力制御ローカルプロセッ
サＡとメインプロセッサＢとは互いの相手を起動するこ
とができる。また、ローカルデータエリア２上にはすべ
ての入出力制御情報を有する。
介して入出力制御部４に対して直接入出力制御を行うこ
とができる。また、メインＣＰＵ５はバスａを介してロ
ーカルデータエリア２に直接アクセスすることができ
る。入出力制御ローカルプロセッサＡは割り込みチャネ
ルｃを介してメインＣＰＵ５に割り込みを通知すること
ができる。これらにより、入出力制御ローカルプロセッ
サＡとメインプロセッサＢとは互いの相手を起動するこ
とができる。また、ローカルデータエリア２上にはすべ
ての入出力制御情報を有する。
【００１４】以下、図１を参照して本発明に係るローカ
ルプロセッシング方式について説明する。
ルプロセッシング方式について説明する。
【００１５】入出力制御ローカルプロセッサＡは、入出
力制御部４で割り込みが発生したときに、１度、その割
り込みをローカルＣＰＵ１で受け付ける。その後、ロー
カルプロセス部３においてその割り込みに関する第１の
処理を行い、入出力制御ローカルプロセッサＡ内での処
理だけで終了するか否かを判断する。終了すると判断し
た時は、入出力制御ローカルプロセッサＡ内でそのまま
割り込みの処理を行う。
力制御部４で割り込みが発生したときに、１度、その割
り込みをローカルＣＰＵ１で受け付ける。その後、ロー
カルプロセス部３においてその割り込みに関する第１の
処理を行い、入出力制御ローカルプロセッサＡ内での処
理だけで終了するか否かを判断する。終了すると判断し
た時は、入出力制御ローカルプロセッサＡ内でそのまま
割り込みの処理を行う。
【００１６】一方、ローカルプロセス部３がメインＣＰ
Ｕ５で処理する必要があると判断した場合は、入出力制
御ローカルプロセッサＡがメインＣＰＵ５へ割り込みチ
ャネルｃを介して割り込みを発生させる。メインＣＰＵ
５で割り込みを受け付けたの後、メインプロセス部７で
その割り込みの処理を行なう。メインプロセス部７で割
り込み処理を行った後、メインＣＰＵ５はバスａを介し
てローカルデータエリア２をアクセスして入出力制御部
４への制御情報を作成し、そして入出力制御チャネルｂ
を介して入出力制御部４へ、直接、処理要求を発行す
る。
Ｕ５で処理する必要があると判断した場合は、入出力制
御ローカルプロセッサＡがメインＣＰＵ５へ割り込みチ
ャネルｃを介して割り込みを発生させる。メインＣＰＵ
５で割り込みを受け付けたの後、メインプロセス部７で
その割り込みの処理を行なう。メインプロセス部７で割
り込み処理を行った後、メインＣＰＵ５はバスａを介し
てローカルデータエリア２をアクセスして入出力制御部
４への制御情報を作成し、そして入出力制御チャネルｂ
を介して入出力制御部４へ、直接、処理要求を発行す
る。
【００１７】図中、破線は、メインＣＰＵ５で割り込み
を受け付けてから入出力制御ローカルプロセッサＡへ処
理要求を発行するまでの処理の流れを示している。
を受け付けてから入出力制御ローカルプロセッサＡへ処
理要求を発行するまでの処理の流れを示している。
【００１８】この処理要求を受け付けた入出力制御ロー
カルプロセッサＡでは、ローカルプロセス部３からの従
来の制御と同様に、メインプロセス部７からの入出力制
御を実行する。この処理により、メインＣＰＵ５は入出
力制御ローカルプロセッサＡのローカルプロセス部３を
通さず、直接、入出力制御ローカルプロセッサＡの入出
力制御を行うことが可能となる。
カルプロセッサＡでは、ローカルプロセス部３からの従
来の制御と同様に、メインプロセス部７からの入出力制
御を実行する。この処理により、メインＣＰＵ５は入出
力制御ローカルプロセッサＡのローカルプロセス部３を
通さず、直接、入出力制御ローカルプロセッサＡの入出
力制御を行うことが可能となる。
【００１９】尚、本発明は、入出力制御ローカルプロセ
ッサＡ内に単独の入出力制御部４を有するだけでなく、
複数の入出力制御部４を有する入出力制御ローカルプロ
セッサＡにおいても、同様の制御を容易に行うことがで
きる。
ッサＡ内に単独の入出力制御部４を有するだけでなく、
複数の入出力制御部４を有する入出力制御ローカルプロ
セッサＡにおいても、同様の制御を容易に行うことがで
きる。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
によれば、メインＣＰＵから直接入出力制御を行えるこ
とにより、従来の入出力制御ローカルプロセッサで動作
させてていた処理よりも、インタフェースに係わる所要
時間が減り、処理効率を向上できるという効果がある。
によれば、メインＣＰＵから直接入出力制御を行えるこ
とにより、従来の入出力制御ローカルプロセッサで動作
させてていた処理よりも、インタフェースに係わる所要
時間が減り、処理効率を向上できるという効果がある。
【図１】本発明の一実施例によるローカルプロセッシン
グ方式が適用される情報処理システムの構成を示すブロ
ック図である。
グ方式が適用される情報処理システムの構成を示すブロ
ック図である。
Ａ 入出力制御ローカルプロセッサ Ｂ メインプロセッサ １ ローカルＣＰＵ ２ ローカルデータエリア ３ ローカルプロセス部 ４ 入出力制御部 ５ メインＣＰＵ ６ メインデータエリア ７ メインプロセス部 ａ バス ｂ 入出力制御チャネル ｃ 割り込みチャネル
Claims (3)
- 【請求項１】 メインプロセッサと、入出力制御を行う
入出力制御ローカルプロセッサと、を有し、前記メイン
プロセッサはメインＣＰＵを含み、前記入出力制御ロー
カルプロセッサは入出力制御部を含む情報処理システム
に於いて、 前記メインＣＰＵが前記入出力制御部に対して直接入出
力制御を行うための手段を有することを特徴とするロー
カルプロセッシング方式。 - 【請求項２】 前記入出力制御ローカルプロセッサはす
べての入出力制御情報を記憶するローカルデータエリア
を含み、前記メインＣＰＵが前記ローカルデータエリア
を直接アクセスするための手段を有する請求項１記載の
ローカルプロセッシング方式。 - 【請求項３】 前記入出力制御ローカルプロセッサが前
記メインＣＰＵに割り込みを通知するための手段を有す
る請求項１又は２記載のローカルプロセッシング方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293380A JPH05134960A (ja) | 1991-11-08 | 1991-11-08 | ローカルプロセツシング方式 |
| US07/973,027 US5539913A (en) | 1991-11-08 | 1992-11-06 | System for judging whether a main processor after processing an interrupt is required to process the I/O control of an I/O control local processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293380A JPH05134960A (ja) | 1991-11-08 | 1991-11-08 | ローカルプロセツシング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134960A true JPH05134960A (ja) | 1993-06-01 |
Family
ID=17794029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3293380A Withdrawn JPH05134960A (ja) | 1991-11-08 | 1991-11-08 | ローカルプロセツシング方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5539913A (ja) |
| JP (1) | JPH05134960A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07210500A (ja) * | 1994-01-25 | 1995-08-11 | Fujitsu Ltd | データ転送制御装置 |
| US6298409B1 (en) | 1998-03-26 | 2001-10-02 | Micron Technology, Inc. | System for data and interrupt posting for computer devices |
| US6421746B1 (en) | 1998-03-26 | 2002-07-16 | Micron Electronics, Inc. | Method of data and interrupt posting for computer devices |
| US6880040B2 (en) | 2002-06-27 | 2005-04-12 | International Business Machines Corporation | Virtual sequential data storage (VSDS) system with router conducting data between hosts and physical storage bypassing VSDS controller |
| US11232049B2 (en) * | 2019-12-13 | 2022-01-25 | Micron Technology, Inc. | Memory module with computation capability |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3377623A (en) * | 1965-09-29 | 1968-04-09 | Foxboro Co | Process backup system |
| US3653001A (en) * | 1967-11-13 | 1972-03-28 | Bell Telephone Labor Inc | Time-shared computer graphics system having data processing means at display terminals |
| US4296466A (en) * | 1978-01-23 | 1981-10-20 | Data General Corporation | Data processing system including a separate input/output processor with micro-interrupt request apparatus |
| US4246637A (en) * | 1978-06-26 | 1981-01-20 | International Business Machines Corporation | Data processor input/output controller |
| US4371932A (en) * | 1979-07-30 | 1983-02-01 | International Business Machines Corp. | I/O Controller for transferring data between a host processor and multiple I/O units |
| JPS619748A (ja) * | 1984-06-25 | 1986-01-17 | Nec Corp | 入出力制御装置 |
| US4924434A (en) * | 1985-10-15 | 1990-05-08 | International Business Machines Corporation | Sharing word-processing functions among multiple processors |
| US5131081A (en) * | 1989-03-23 | 1992-07-14 | North American Philips Corp., Signetics Div. | System having a host independent input/output processor for controlling data transfer between a memory and a plurality of i/o controllers |
-
1991
- 1991-11-08 JP JP3293380A patent/JPH05134960A/ja not_active Withdrawn
-
1992
- 1992-11-06 US US07/973,027 patent/US5539913A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5539913A (en) | 1996-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05134960A (ja) | ローカルプロセツシング方式 | |
| JPS59771A (ja) | デ−タ処理装置における演算処理部選択制御方式 | |
| JPH02176832A (ja) | マイクロコンピュータ | |
| JP2747153B2 (ja) | 応答信号振分方式 | |
| JP2879854B2 (ja) | アドレス変換値の設定処理方式 | |
| JP3233073B2 (ja) | ディスクアクセス方式 | |
| JPH0683640A (ja) | 割込応答処理方式 | |
| JPS6278631A (ja) | 複数オペレ−テイングシステムにおける入出力制御方式 | |
| JP2508049B2 (ja) | Ｉ／ｏアドレス変換方式 | |
| JP2000029850A (ja) | オペレーティングシステムのプロセッサ間通信を使用したタスク制御方法 | |
| JPS61166631A (ja) | マイクロプログラム制御処理方法 | |
| JPH01220051A (ja) | 情報処理装置 | |
| JPH0658659B2 (ja) | プロセッサ間の割込み制御方法 | |
| JPH03126134A (ja) | Ｃｐｕのタスク切替方式 | |
| JPH0628320A (ja) | マルチプロセッサシステム | |
| JP2001101150A (ja) | データ処理装置及びデータ処理方法 | |
| JPS6336443A (ja) | 割り込み処理方式 | |
| JPH0370810B2 (ja) | ||
| JPH02148155A (ja) | 入出力処理方式 | |
| JPH03262062A (ja) | 中央処理装置 | |
| JPS62173562A (ja) | バス切替え方式 | |
| JPH0118464B2 (ja) | ||
| JP2000099453A (ja) | 入出力制御装置及びｄｍａ転送制御方法 | |
| JPH0417530B2 (ja) | ||
| JPH04348438A (ja) | 利用権管理方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |