JP2508049B2 - Ｉ／ｏアドレス変換方式 - Google Patents
Ｉ／ｏアドレス変換方式Info
- Publication number
- JP2508049B2 JP2508049B2 JP2030087A JP2030087A JP2508049B2 JP 2508049 B2 JP2508049 B2 JP 2508049B2 JP 2030087 A JP2030087 A JP 2030087A JP 2030087 A JP2030087 A JP 2030087A JP 2508049 B2 JP2508049 B2 JP 2508049B2
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- circuit
- cpu
- address conversion
- circuits
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置のアドレス変換回路に関し、特
にI/O命令のアドレス変換方式に関する。
にI/O命令のアドレス変換方式に関する。
（従来の技術） 従来、複数のI/O回路を有する情報処理装置において
は、たとえI/O回路が同一種類のものであつてもCPUによ
りI/O命令を実行してI/O回路のアクセスをする場合、ど
のI/O回路がアクセスされるかを判断するために、I/O回
路ごとに各I/O回路に割付けるI/Oアドレスを備える必要
がある。I/Oアドレス変換手段を備えていない従来装置
では、CPUからI/O回路に対する処理を実行する場合、I/
O回路ごとに異なるI/OアドレスをCPUより直接、出力す
る必要がある。
は、たとえI/O回路が同一種類のものであつてもCPUによ
りI/O命令を実行してI/O回路のアクセスをする場合、ど
のI/O回路がアクセスされるかを判断するために、I/O回
路ごとに各I/O回路に割付けるI/Oアドレスを備える必要
がある。I/Oアドレス変換手段を備えていない従来装置
では、CPUからI/O回路に対する処理を実行する場合、I/
O回路ごとに異なるI/OアドレスをCPUより直接、出力す
る必要がある。
従つて、I/O回路より割込み信号によりCPUに対して処
理を要求している場合には、CPUはどのI/O回路からの処
理要求かを識別して、該当するI/Oアドレスを算出し、
処理を実行しなければならない。通常、I/Oアドレスが
異なつていても、I/O回路に対する処理の種類が同一で
あれば、処理を実行するプログラムはひとつであるか
ら、プログラムのなかに存在するI/O命令のI/Oアドレス
を変数としておき、処理を実行しなければならない。よ
つて、I/O回路に付与されているI/Oアドレスを算出する
プログラムを実行してからI/Oアドレスを算出し、処理
プログラムを実行する必要がある。
理を要求している場合には、CPUはどのI/O回路からの処
理要求かを識別して、該当するI/Oアドレスを算出し、
処理を実行しなければならない。通常、I/Oアドレスが
異なつていても、I/O回路に対する処理の種類が同一で
あれば、処理を実行するプログラムはひとつであるか
ら、プログラムのなかに存在するI/O命令のI/Oアドレス
を変数としておき、処理を実行しなければならない。よ
つて、I/O回路に付与されているI/Oアドレスを算出する
プログラムを実行してからI/Oアドレスを算出し、処理
プログラムを実行する必要がある。
（発明が解決しようとする問題点） 上述した従来のI/Oアドレス変換方式では、I/O回路の
処理を実行する場合に、CPUがI/Oアドレスを算出するた
めの処理を実行しなければならず、その分だけI/Oに対
する処理時間が余分にかかることになり、CPUの他の処
理を圧迫すると云う欠点がある。
処理を実行する場合に、CPUがI/Oアドレスを算出するた
めの処理を実行しなければならず、その分だけI/Oに対
する処理時間が余分にかかることになり、CPUの他の処
理を圧迫すると云う欠点がある。
特に回線制御回路やデイスク制御回路では、CPUに対
して処理を要求してから一定時間内で処理を実行しない
と、オーバーランエラーやアンダーランエラーの発生す
る可能性があり、入出力装置の接続されているI/O回路
に対する処理では、処理が不可能になる可能性もあると
云う欠点がある。
して処理を要求してから一定時間内で処理を実行しない
と、オーバーランエラーやアンダーランエラーの発生す
る可能性があり、入出力装置の接続されているI/O回路
に対する処理では、処理が不可能になる可能性もあると
云う欠点がある。
本発明の目的は、CPUとCPUからのI/O命令により制御
される複数で同一種類のI/O回路とを備え、且つ、I/O回
路がCPUの処理が必要な場合には割込み信号によりCPUに
対して通知し、CPUが受付けた割込み要求を発生したI/O
回路に対する処理を実行する装置において、CPUがI/O回
路を制御するためのI/O命令を実行する際に出力されるI
/Oアドレスを変換し、各I/O回路に割付けられたI/Oアド
レスへCPUから出力されるI/Oアドレスを変換し、さらに
複数のI/Oアドレス変換手段のうちのひとつを有効化す
るように選択することによつて上記欠点を除去し、I/O
アドレスの変換処理を合理的に行うことができるように
構成したI/Oアドレス変換方式を提供することにある。
される複数で同一種類のI/O回路とを備え、且つ、I/O回
路がCPUの処理が必要な場合には割込み信号によりCPUに
対して通知し、CPUが受付けた割込み要求を発生したI/O
回路に対する処理を実行する装置において、CPUがI/O回
路を制御するためのI/O命令を実行する際に出力されるI
/Oアドレスを変換し、各I/O回路に割付けられたI/Oアド
レスへCPUから出力されるI/Oアドレスを変換し、さらに
複数のI/Oアドレス変換手段のうちのひとつを有効化す
るように選択することによつて上記欠点を除去し、I/O
アドレスの変換処理を合理的に行うことができるように
構成したI/Oアドレス変換方式を提供することにある。
（問題点を解決するための手段） 本発明によるI/Oアドレス変換方式はCPUと、複数のI/
O回路と、複数のI/Oアドレス変換手段と、アドレス変換
制御手段とを具備して構成したものである。
O回路と、複数のI/Oアドレス変換手段と、アドレス変換
制御手段とを具備して構成したものである。
複数のI/O回路は、CPUからのI/O命令により制御され
るもので、同一種類のものである。
るもので、同一種類のものである。
複数のI/Oアドレス変換手段は、CPUから複数のI/O回
路のそれぞれに対する処理を実行するに際して出力され
るI/Oアドレスを、個々に割当てられたI/Oアドレスに変
換するためのものである。
路のそれぞれに対する処理を実行するに際して出力され
るI/Oアドレスを、個々に割当てられたI/Oアドレスに変
換するためのものである。
アドレス変換制御手段は、複数のI/O回路のひとつに
対応した複数のI/Oアドレス変換手段のひとつを選択し
て有効化するためのものである。
対応した複数のI/Oアドレス変換手段のひとつを選択し
て有効化するためのものである。
（実施例） 次に、本発明について図面を参照して詳細に説明す
る。
る。
第１図は、本発明によるI/Oアドレス変換方式を実現
するための一実施例を示すブロツク図である。第１図に
おいて、１はCPU、２〜４はそれぞれI/Oアドレス変換手
段、５〜７はそれぞれI/O回路、８はアドレス変換制御
回路である。
するための一実施例を示すブロツク図である。第１図に
おいて、１はCPU、２〜４はそれぞれI/Oアドレス変換手
段、５〜７はそれぞれI/O回路、８はアドレス変換制御
回路である。
第１図において、CPU1はI/O回路５〜７の処理要求を
割込みにより受付けて、該当するI/O回路に対して処理
を実行する。I/O回路５〜７は同一種類のI/O回路であ
り、従来方式と同様にI/O回路５〜７には個々に各I/Oア
ドレスが割当てられている。I/Oアドレス変換手段２〜
４は、CPU1がI/O回路５〜７に対する処理を実行する際
に、I/O命令によつてI/O回路を制御するが、その際に出
力されるI/Oアドレスを個々のI/O回路に付与されたI/O
アドレスに変換する。I/Oアドレス変換手段２〜４は、
個々のI/O回路５〜７に対応して備えられてあり、例え
ばアドレス変換手段２はCPUからのI/OアドレスをI/O回
路５に割当てられた対応I/Oアドレスに変換する。
割込みにより受付けて、該当するI/O回路に対して処理
を実行する。I/O回路５〜７は同一種類のI/O回路であ
り、従来方式と同様にI/O回路５〜７には個々に各I/Oア
ドレスが割当てられている。I/Oアドレス変換手段２〜
４は、CPU1がI/O回路５〜７に対する処理を実行する際
に、I/O命令によつてI/O回路を制御するが、その際に出
力されるI/Oアドレスを個々のI/O回路に付与されたI/O
アドレスに変換する。I/Oアドレス変換手段２〜４は、
個々のI/O回路５〜７に対応して備えられてあり、例え
ばアドレス変換手段２はCPUからのI/OアドレスをI/O回
路５に割当てられた対応I/Oアドレスに変換する。
アドレス変換回路８は、複数あるアドレス変換手段２
〜４のいずれかひとつを選択して有効化する回路であ
り、通常はI/O回路５〜７より出力される割込み信号を
優先制御し、いずれかひとつを選択して、選択された割
込み信号を発生しているI/O回路に対応してI/Oアドレス
変換手段を有効化するように制御する。I/O回路５〜７
の初期化に際してはI/O回路からの割込みによらず、CPU
からの指示により指定されたI/Oアドレス変換手段を有
効化するように動作させている。
〜４のいずれかひとつを選択して有効化する回路であ
り、通常はI/O回路５〜７より出力される割込み信号を
優先制御し、いずれかひとつを選択して、選択された割
込み信号を発生しているI/O回路に対応してI/Oアドレス
変換手段を有効化するように制御する。I/O回路５〜７
の初期化に際してはI/O回路からの割込みによらず、CPU
からの指示により指定されたI/Oアドレス変換手段を有
効化するように動作させている。
I/O回路５から処理要求が送出されている場合には、
割込み信号が信号線11上に発生する。アドレス変換制御
回路８は、信号線11上の割込み信号を受けてI/Oアドレ
ス変換手段２を有効化するように信号を発生し、同時に
信号線14を介してCPU1に対し割込み要求を送出する。CP
U1は割込み要求を受付けると、I/O回路に対する処理を
実行する。I/Oアドレス変換手段２が有効になつている
ため、CPU1によつてI/O命令を実行すると、CPU1より信
号線９上に出力されるI/OアドレスはI/O回路５に対する
I/Oアドレスに変換され、アドレスバス10に出力されてI
/O回路５〜７からI/O回路５が選択される。
割込み信号が信号線11上に発生する。アドレス変換制御
回路８は、信号線11上の割込み信号を受けてI/Oアドレ
ス変換手段２を有効化するように信号を発生し、同時に
信号線14を介してCPU1に対し割込み要求を送出する。CP
U1は割込み要求を受付けると、I/O回路に対する処理を
実行する。I/Oアドレス変換手段２が有効になつている
ため、CPU1によつてI/O命令を実行すると、CPU1より信
号線９上に出力されるI/OアドレスはI/O回路５に対する
I/Oアドレスに変換され、アドレスバス10に出力されてI
/O回路５〜７からI/O回路５が選択される。
I/Oアドレスの変換時のようすを第２図に示す。例え
ば、I/O回路５にはI/Oアドレス（Ｍ）とI/Oアドレス
（Ｍ＋２）とが割付けられ、I/O回路６にはI/Oアドレス
（Ｎ）とI/Oアドレス（Ｎ＋２）とが割付けられている
ものとする。
ば、I/O回路５にはI/Oアドレス（Ｍ）とI/Oアドレス
（Ｍ＋２）とが割付けられ、I/O回路６にはI/Oアドレス
（Ｎ）とI/Oアドレス（Ｎ＋２）とが割付けられている
ものとする。
I/Oアドレス変換手段２が有効化されているとき、CPU
よりI/Oアドレス０が出力されれば、I/Oアドレス（Ｍ）
を保持しているレジスタが選択されてI/Oアドレス
（Ｍ）が出力される。CPUからI/Oアドレス１が出力され
ると、I/Oアドレス（Ｍ＋２）が出力される。同様に、I
/Oアドレス変換手段３が有効化されれば、I/O回路６に
割付けられたI/Oアドレス（Ｎ）とI/Oアドレス（Ｎ＋
２）とがCPUから、先と同一のI/Oアドレスである０と１
とに対応してそれぞれ出力される。
よりI/Oアドレス０が出力されれば、I/Oアドレス（Ｍ）
を保持しているレジスタが選択されてI/Oアドレス
（Ｍ）が出力される。CPUからI/Oアドレス１が出力され
ると、I/Oアドレス（Ｍ＋２）が出力される。同様に、I
/Oアドレス変換手段３が有効化されれば、I/O回路６に
割付けられたI/Oアドレス（Ｎ）とI/Oアドレス（Ｎ＋
２）とがCPUから、先と同一のI/Oアドレスである０と１
とに対応してそれぞれ出力される。
そこで、CPUが処理を実行しなければならないI/O回路
に対して、I/Oアドレス保持しているI/Oアドレス変換手
段がハードウエア回路によつて選択される。従つて、CP
UがI/O回路の処理を行う場合に、どのI/O回路に対して
処理を実行するかを意識して実際のI/O回路のI/Oアドレ
スを算出する必要はなくなる。処理を実行するI/O回路
が異なつていても、いつも同じI/Oアドレスを用いて処
理を実行するだけで、目的とするI/O回路に対する処理
を実行することができる。I/O回路に対する処理が実行
されてしまうと、I/O回路からの割込み信号が出なくな
るので、いままで有効化されていたI/Oアドレス変換手
段も無効化される。次に、他のI/O回路からの割込み信
号が出ていれば、選択されて上記と同様な対応I/Oアド
レス変換手段が有効化される。
に対して、I/Oアドレス保持しているI/Oアドレス変換手
段がハードウエア回路によつて選択される。従つて、CP
UがI/O回路の処理を行う場合に、どのI/O回路に対して
処理を実行するかを意識して実際のI/O回路のI/Oアドレ
スを算出する必要はなくなる。処理を実行するI/O回路
が異なつていても、いつも同じI/Oアドレスを用いて処
理を実行するだけで、目的とするI/O回路に対する処理
を実行することができる。I/O回路に対する処理が実行
されてしまうと、I/O回路からの割込み信号が出なくな
るので、いままで有効化されていたI/Oアドレス変換手
段も無効化される。次に、他のI/O回路からの割込み信
号が出ていれば、選択されて上記と同様な対応I/Oアド
レス変換手段が有効化される。
（発明の効果） 以上説明したように本発明は、CPUとCPUからのI/O命
令により制御される複数で同一種類のI/O回路とを備
え、且つ、I/O回路がCPUの処理が必要な場合には割込み
信号によりCPUに対して通知し、CPUが受付けた割込み要
求を発生したI/O回路に対する処理を実行する装置にお
いて、CPUがI/O回路を制御するためのI/O命令を実行す
る際に出力されるI/Oアドレスを変換し、各I/O回路に割
付けられたI/OアドレスへCPUから出力されるI/Oアドレ
スを変換し、さらに複数のI/Oアドレス変換手段のうち
のひとつを有効化するように選択することによつて、CP
UがI/O命令を実行してI/O回路を制御する際に、I/Oアド
レスを算出する処理が不要となり、処理に要する時間を
削減できると云う効果がある。
令により制御される複数で同一種類のI/O回路とを備
え、且つ、I/O回路がCPUの処理が必要な場合には割込み
信号によりCPUに対して通知し、CPUが受付けた割込み要
求を発生したI/O回路に対する処理を実行する装置にお
いて、CPUがI/O回路を制御するためのI/O命令を実行す
る際に出力されるI/Oアドレスを変換し、各I/O回路に割
付けられたI/OアドレスへCPUから出力されるI/Oアドレ
スを変換し、さらに複数のI/Oアドレス変換手段のうち
のひとつを有効化するように選択することによつて、CP
UがI/O命令を実行してI/O回路を制御する際に、I/Oアド
レスを算出する処理が不要となり、処理に要する時間を
削減できると云う効果がある。
第１図は、本発明によるI/Oアドレス変換方式を実行す
るための一実施例を示すブロツク図である。 第２図は、第１図に示すI/Oアドレス変換手段によるI/O
アドレス変換のようすを示す説明図である。 １……CPU ２〜４……I/Oアドレス変換手段 ５〜７……I/O回路 ８……アドレス変換制御回路 ９……I/Oアドレスバス 10……アドレスバス 11〜15……信号線
るための一実施例を示すブロツク図である。 第２図は、第１図に示すI/Oアドレス変換手段によるI/O
アドレス変換のようすを示す説明図である。 １……CPU ２〜４……I/Oアドレス変換手段 ５〜７……I/O回路 ８……アドレス変換制御回路 ９……I/Oアドレスバス 10……アドレスバス 11〜15……信号線
Claims (1)
- 【請求項１】CPUと、CPUからのI/O命令により制御され
る同一種類で複数のI/O回路と、前記CPUから前記複数の
I/O回路のそれぞれに対する処理を実行するに際して出
力されるI/Oアドレスを個々に割当てられたI/Oアドレス
に変換するための複数のI/Oアドレス変換手段と、前記
複数のI/O回路のひとつに対応した前記複数のI/Oアドレ
ス変換手段のひとつを選択して有効化するためのアドレ
ス変換制御手段とを具備して構成したことを特徴とする
I/Oアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030087A JP2508049B2 (ja) | 1987-01-30 | 1987-01-30 | Ｉ／ｏアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030087A JP2508049B2 (ja) | 1987-01-30 | 1987-01-30 | Ｉ／ｏアドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63188255A JPS63188255A (ja) | 1988-08-03 |
| JP2508049B2 true JP2508049B2 (ja) | 1996-06-19 |
Family
ID=12023299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030087A Expired - Lifetime JP2508049B2 (ja) | 1987-01-30 | 1987-01-30 | Ｉ／ｏアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508049B2 (ja) |
-
1987
- 1987-01-30 JP JP2030087A patent/JP2508049B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63188255A (ja) | 1988-08-03 |
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