JPH03154919A - 付加演算装置制御方式 - Google Patents
付加演算装置制御方式Info
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- JPH03154919A JPH03154919A JP1294300A JP29430089A JPH03154919A JP H03154919 A JPH03154919 A JP H03154919A JP 1294300 A JP1294300 A JP 1294300A JP 29430089 A JP29430089 A JP 29430089A JP H03154919 A JPH03154919 A JP H03154919A
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- 238000012545 processing Methods 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
主演算装置の他に付加演算装置を有する計算機シス１ム
の伺加演飾装置制御方式に関し、同一種類の付加演算装
置を複数設け、全付加演緯装置での並列処理が可能で、
システムのハードウェア構成の柔軟性が向上し、効率的
な動作を行なうことを目的とし、 主演算装置及び複数のイ１加演粋装置を有する尉紳機シ
ステムで該複数の付加演算装置を制御する付加演算装置
制御方式において、該複数の付加演算装置夫々に付加演
算装置毎に異なる識別子を設定し、付加演算装置で実行
する付加演算装置命令に該複数の付加演算装置を識別す
る該識別子を記述し、該主演算装置で該付加演算装置命
令を該複数の付加演算装置に転送して付加演算を行なわ
せ、該付加演算の終了を待たずに次の命令を実行し、該
複数の付加演算装置毎々で転送されたｆ］加演粋装置命
令の識別子を自装ｄの識別子と比較して両者が一致した
付加演算装置に該付加演算装置命令を格納し、該複数の
付加演算装置は夫々格納の順に付加演算装置命令を実行
するよう構成する。
の伺加演飾装置制御方式に関し、同一種類の付加演算装
置を複数設け、全付加演緯装置での並列処理が可能で、
システムのハードウェア構成の柔軟性が向上し、効率的
な動作を行なうことを目的とし、 主演算装置及び複数のイ１加演粋装置を有する尉紳機シ
ステムで該複数の付加演算装置を制御する付加演算装置
制御方式において、該複数の付加演算装置夫々に付加演
算装置毎に異なる識別子を設定し、付加演算装置で実行
する付加演算装置命令に該複数の付加演算装置を識別す
る該識別子を記述し、該主演算装置で該付加演算装置命
令を該複数の付加演算装置に転送して付加演算を行なわ
せ、該付加演算の終了を待たずに次の命令を実行し、該
複数の付加演算装置毎々で転送されたｆ］加演粋装置命
令の識別子を自装ｄの識別子と比較して両者が一致した
付加演算装置に該付加演算装置命令を格納し、該複数の
付加演算装置は夫々格納の順に付加演算装置命令を実行
するよう構成する。
本発明は付加演算装置υ制御方式に関し、主演算装置の
他に付加演算装置を有するＭ枠機システムの付加演算装
置制御方式に関する。。
他に付加演算装置を有するＭ枠機システムの付加演算装
置制御方式に関する。。
シ１幹機シス１ムの性能を向上させる手段の一つとして
、主演算装置即ち本来の演算装置には無い演算機能を浮
動小数点演算装置、」逆演算装置等の付加的な演算装置
により提供する方法がある。。
、主演算装置即ち本来の演算装置には無い演算機能を浮
動小数点演算装置、」逆演算装置等の付加的な演算装置
により提供する方法がある。。
特に、１演粋装置がｆ」加演粋装置の処Ｉ！ｌ＋終了を
待たずに処理を続行できる場合には、並列処理効宋によ
る性能向上が期待できる。さらに、このような演算が頻
繁に出現する状況においては、付加演算装置を複数個搭
載することにより、性能向上を図る事が可能である。
待たずに処理を続行できる場合には、並列処理効宋によ
る性能向上が期待できる。さらに、このような演算が頻
繁に出現する状況においては、付加演算装置を複数個搭
載することにより、性能向上を図る事が可能である。
第４図は従来の付加演算装置制御方式の一例の構成図を
示す。
示す。
同図中、主演算装置Ｎ１５はメ（す１６より命令を読出
す。この′命令が付加演算装置番号と付加演算装置用演
算命令とよりなる付加演算装置命令の場合、１演梼装置
１５は付加演算装置番号＃１により指示された付加演算
装置１７に付加演算装置用演算命令を転送し、付加演算
装置１７でこれを実行する。主演算装置１５は付加演算
装置１７よりの演算終了報告を受けた後、次の命令を実
行する、。
す。この′命令が付加演算装置番号と付加演算装置用演
算命令とよりなる付加演算装置命令の場合、１演梼装置
１５は付加演算装置番号＃１により指示された付加演算
装置１７に付加演算装置用演算命令を転送し、付加演算
装置１７でこれを実行する。主演算装置１５は付加演算
装置１７よりの演算終了報告を受けた後、次の命令を実
行する、。
従来のｈ１算機システムで（よ浮動小数点演粋装謬と）
逆演算装置の如くＵいに種類の異なる複数の付加演算装
置を搭載Ｊることは行なわれている。１この場合、各種
類の付加演算装置の識別子は固定されており、一つのシ
ステム内に同一の付加演算装置を複数搭載することは許
されていなかった。
逆演算装置の如くＵいに種類の異なる複数の付加演算装
置を搭載Ｊることは行なわれている。１この場合、各種
類の付加演算装置の識別子は固定されており、一つのシ
ステム内に同一の付加演算装置を複数搭載することは許
されていなかった。
主演算装置は命令の識別子を判断し、４＝Ｊ加演粋装置
命令のみをイ（加演粋装置に送出している。即ち同一の
付加演算装置が複数用いられることがないため、１演飾
装置でどの種類の付加演算装置に付加演算装置命令を送
出するかを判断できていたのである。
命令のみをイ（加演粋装置に送出している。即ち同一の
付加演算装置が複数用いられることがないため、１演飾
装置でどの種類の付加演算装置に付加演算装置命令を送
出するかを判断できていたのである。
従来システムでは同一種類の付加演算装置を複数搭載で
きないためにシステムのハードウェア構成の柔軟性が欠
けていた。また付加演算装置が命令を受取り演算を終了
するまで主演算装置は待状態となり、複数の付加演算装
置を効率良く動作させることが困難であるという問題が
あった。
きないためにシステムのハードウェア構成の柔軟性が欠
けていた。また付加演算装置が命令を受取り演算を終了
するまで主演算装置は待状態となり、複数の付加演算装
置を効率良く動作させることが困難であるという問題が
あった。
本発明は上記の点に鑑みなされたもので、同一種類の付
加演枠装ｄを複数段（〕、全付加演粋装置での並列処理
が可能で、システムのバードウ１ア構成の柔軟性が向上
し、効率的な動作を行なう付加演算装置制御方１℃を提
供づることを目的とづる。
加演枠装ｄを複数段（〕、全付加演粋装置での並列処理
が可能で、システムのバードウ１ア構成の柔軟性が向上
し、効率的な動作を行なう付加演算装置制御方１℃を提
供づることを目的とづる。
第１図は本発明方式の原理図を示す。
同図中、翳１幹機シスアムは、主演篩装置１及び複数の
付加演算装置２．３及びメモリ４で構成されてい′る。
付加演算装置２．３及びメモリ４で構成されてい′る。
複数の付加演算装置２，３夫々には付加演算装置毎に異
なる識別子２ａ、３ａが設定されている。メモリ４に格
納された付加演算装置２゜３で実行する付加演算装置命
令には複数の付加演算装置を識別する識別子が記述され
ている。主演算装置１はメモリ４より命令を読み出し、
この命令が付加演算装置命令であるとき、これを複数の
付加演算装Ｍ２，３に転送して付加演算を行なわせ、こ
の付加演算の終了を待たずに次の命令を実行する。複数
の付加演算装置２，３夫々は転送された付加演算装置命
令の識別子を自装置の識別子２ｂ、３ｂと比較して両名
が一致した付加演算装置２．３の命令１−ニー２ａ、３
ａにイ・付加演算装置命令を格納する。即ち命令の識別
子がＡの場合には付加演算装置２の命令ｐ１−’）ｂに
格納づる。
なる識別子２ａ、３ａが設定されている。メモリ４に格
納された付加演算装置２゜３で実行する付加演算装置命
令には複数の付加演算装置を識別する識別子が記述され
ている。主演算装置１はメモリ４より命令を読み出し、
この命令が付加演算装置命令であるとき、これを複数の
付加演算装Ｍ２，３に転送して付加演算を行なわせ、こ
の付加演算の終了を待たずに次の命令を実行する。複数
の付加演算装置２，３夫々は転送された付加演算装置命
令の識別子を自装置の識別子２ｂ、３ｂと比較して両名
が一致した付加演算装置２．３の命令１−ニー２ａ、３
ａにイ・付加演算装置命令を格納する。即ち命令の識別
子がＡの場合には付加演算装置２の命令ｐ１−’）ｂに
格納づる。
複数の（ｌ加演篩装冒２，３は大々命令１ニー２ｂ。
３ｂ夫々に格納された順にイ］加演算装置命令を実行す
る。
る。
本発明方式においては、付加演算装置２，３を識別する
ため設定した識別子を付加演算装回命令に記述してどの
付加演算装置２，３で実行するかを決めるため、システ
ム内に同一種類の付加演算装置を複数設けることができ
、主演算装置１はイ」加演粋装置命令の終了を待たずに
次の命令を実行するため主演枠装Ｍ１及び付加演算５Ａ
置２．３の並列処即を行なうことができ、システムのハ
ードウェア構成の柔軟性が白土し、効率的な動作を１１
なうことができる。
ため設定した識別子を付加演算装回命令に記述してどの
付加演算装置２，３で実行するかを決めるため、システ
ム内に同一種類の付加演算装置を複数設けることができ
、主演算装置１はイ」加演粋装置命令の終了を待たずに
次の命令を実行するため主演枠装Ｍ１及び付加演算５Ａ
置２．３の並列処即を行なうことができ、システムのハ
ードウェア構成の柔軟性が白土し、効率的な動作を１１
なうことができる。
第２図は本発明方式の一実施例のブロック図を示す。
同図中、主演算装置２０はメモリ２１内の命令列２２か
ら命令を読出し、この命令は命令バッファ２３に格納さ
れる。。
ら命令を読出し、この命令は命令バッファ２３に格納さ
れる。。
命令のうら伺加演詠装置命令はオペレージ」ン］−ドＯ
Ｐと識別子ｕ−ｉｄ、レジスタ使用フラグｒ−ｕｓｅ、
レジスタフィールドＲ＋ 、Ｒ２。
Ｐと識別子ｕ−ｉｄ、レジスタ使用フラグｒ−ｕｓｅ、
レジスタフィールドＲ＋ 、Ｒ２。
Ｗｌ 、Ｗ２ 、制御部ｃａｎｔより構成されている。
レジスタ使用フラグｒ−ｕｓｅはレジスタフィールドＲ
＋ 、Ｒ２、Ｗｌ 、Ｗ２夫々の使用有無を表わしてい
る。
＋ 、Ｒ２、Ｗｌ 、Ｗ２夫々の使用有無を表わしてい
る。
主演飾装叙２０に内蔵される演算レジスタフラグ２４は
演算レジスタ２５の各領域の使用状態を表わしており、
主演算装置２０は実行する命令が付加演算命令の場合、
レジスタ使用フラグｒ −ｕｓｅで有効化されているレ
ジスタフィールドＲ＋。
演算レジスタ２５の各領域の使用状態を表わしており、
主演算装置２０は実行する命令が付加演算命令の場合、
レジスタ使用フラグｒ −ｕｓｅで有効化されているレ
ジスタフィールドＲ＋。
Ｒ２、Ｗｌ 、Ｗ２夫々が指示する演算レジスタフラグ
２４の値をンスク２６でマス１ングして調べる。
２４の値をンスク２６でマス１ングして調べる。
有効化されているレジスタフィールドの指示する演算レ
ジスタフラグ２４が全て［０１の場合に初めて１演算装
＠２０はレジスタ使用フラグｒ１１ｓｅで有効化されて
いるレジスタフィールドＷ＋。
ジスタフラグ２４が全て［０１の場合に初めて１演算装
＠２０はレジスタ使用フラグｒ１１ｓｅで有効化されて
いるレジスタフィールドＷ＋。
Ｗ２に［１］をセットし、命令バラノア２３より命令の
うちの識別′Ｆｕ−ｉｄ、レジスタノイールドＲ１，Ｒ
２，Ｗｌ、Ｗ、！、制御部ｃｏｎｔを付加演算装置３０
．３１に送出する。
うちの識別′Ｆｕ−ｉｄ、レジスタノイールドＲ１，Ｒ
２，Ｗｌ、Ｗ、！、制御部ｃｏｎｔを付加演算装置３０
．３１に送出する。
付加演算装置３０．３１夫々は受取った命令の識別子ｕ
−ｉｄを比較器３２ａ、３３ａで予め装置毎に設定され
ている識別子３２ｂ、３３ｂと比較し、一致した場合に
受取った命令のレジスタフィールドＲ＋ 、Ｒ２、Ｗｌ
、Ｗ２及び制御部ｃｏｎｔを命令キュー３４．３５に
格納し、この格納を行なった付加演算装置は主演算装置
２０内の付加演算装置ヒバーフラグ２８の自装置に対応
するフラグを［１１にセラ１〜する。
−ｉｄを比較器３２ａ、３３ａで予め装置毎に設定され
ている識別子３２ｂ、３３ｂと比較し、一致した場合に
受取った命令のレジスタフィールドＲ＋ 、Ｒ２、Ｗｌ
、Ｗ２及び制御部ｃｏｎｔを命令キュー３４．３５に
格納し、この格納を行なった付加演算装置は主演算装置
２０内の付加演算装置ヒバーフラグ２８の自装置に対応
するフラグを［１１にセラ１〜する。
上記命令を受取り格納したイ１加演粋装置３０゜３１は
１演輝装置２０内の付加演算装置ビジー７フグ２８の自
装置に対応するフラグに［１１をセットする。装置３０
．３１の制御回路３６．３７はデ」−ドした命令の制御
部ｃｏｎｔに従ってレジスタフィールドＲ＋ 、Ｒ２で
示される１演篩装置２０内の演算レジスタの演算ソース
又はメモリ２１内の付加演算装置用データ４ｏをアクセ
スし演輝器３８．３９で演算を行なう。付加演算装置３
０．３１は上記演算の結果を命令のレジスタフィールド
Ｗ＋、Ｗ２で示される演算レジスタ２５に書き込み、こ
の演算結果を醜き込んだ演鐸レジスタ２５に対応する演
算レジスタノラグ２４に「０」をセットする。
１演輝装置２０内の付加演算装置ビジー７フグ２８の自
装置に対応するフラグに［１１をセットする。装置３０
．３１の制御回路３６．３７はデ」−ドした命令の制御
部ｃｏｎｔに従ってレジスタフィールドＲ＋ 、Ｒ２で
示される１演篩装置２０内の演算レジスタの演算ソース
又はメモリ２１内の付加演算装置用データ４ｏをアクセ
スし演輝器３８．３９で演算を行なう。付加演算装置３
０．３１は上記演算の結果を命令のレジスタフィールド
Ｗ＋、Ｗ２で示される演算レジスタ２５に書き込み、こ
の演算結果を醜き込んだ演鐸レジスタ２５に対応する演
算レジスタノラグ２４に「０」をセットする。
付加演算装置３０．３１夫々は命令キュー３４゜３５に
命令が格納されていれば、格納類に順次命令を実行し、
命令キ１−３４．３５に命令がなくなったとき付加演算
装置ビジーフラグ２８の自装置に対応するフラグをｒＯ
Ｊにリセッ：・する。この付加演算装置ビジーフラグ２
８は割込みＩ制御に用いられ、全フラグがｒＯＪにリセ
ッ１−されるまで割込みの実行を待機する。
命令が格納されていれば、格納類に順次命令を実行し、
命令キ１−３４．３５に命令がなくなったとき付加演算
装置ビジーフラグ２８の自装置に対応するフラグをｒＯ
Ｊにリセッ：・する。この付加演算装置ビジーフラグ２
８は割込みＩ制御に用いられ、全フラグがｒＯＪにリセ
ッ１−されるまで割込みの実行を待機する。
このように、付加演算装置３０．３１を識別覆るため設
定した識別ｊ’３２ｂ、３３ｂを付加演算０ 装置命令に識別子ｕ−ｉｄとして記述して、どの付加演
算装置３０．３１で実行するかを決めるため、システム
内に同一種類の付加演算装置を複数設けることができ、
主演算装置２０はイ」加演粋装置命令の終了を待たずに
次の命令を実行するため主演算装置２０及び付加演算装
置３０．３１の並列処理を行なうことができ、シス１ム
のハードウェア構成の柔軟性が向上し、効率的な動作を
行なうことができる。
定した識別ｊ’３２ｂ、３３ｂを付加演算０ 装置命令に識別子ｕ−ｉｄとして記述して、どの付加演
算装置３０．３１で実行するかを決めるため、システム
内に同一種類の付加演算装置を複数設けることができ、
主演算装置２０はイ」加演粋装置命令の終了を待たずに
次の命令を実行するため主演算装置２０及び付加演算装
置３０．３１の並列処理を行なうことができ、シス１ム
のハードウェア構成の柔軟性が向上し、効率的な動作を
行なうことができる。
第３図は本発明方式の変形例の構成図を示す。
同図中、主演算装置１．メモリ４は第１図に示すものと
同一構成である。主演ｎ装置１には付加演算装置２．３
の代りに１台の付加演算装置５０が接続されている。付
加演算装置５０は付加演算装置２．３に対応する２つの
識別子５１．５２と、これに対応して２つの命令ｔ、１
−５３．５４を有している。
同一構成である。主演ｎ装置１には付加演算装置２．３
の代りに１台の付加演算装置５０が接続されている。付
加演算装置５０は付加演算装置２．３に対応する２つの
識別子５１．５２と、これに対応して２つの命令ｔ、１
−５３．５４を有している。
付加演算装Ｍ５０は主演算装置１より転送される付加演
算装置命令の識別子を識別子５１．５２夫々と比較し、
識別子５１と一致した付加演算装置命令を命令キュー５
３に格納し、識別子５２と一致した付加演算装置命令を
命令キュー５４に格納し、命令キュー５３．５４毎に格
納した命令を格納の順に実行する。
算装置命令の識別子を識別子５１．５２夫々と比較し、
識別子５１と一致した付加演算装置命令を命令キュー５
３に格納し、識別子５２と一致した付加演算装置命令を
命令キュー５４に格納し、命令キュー５３．５４毎に格
納した命令を格納の順に実行する。
コスト等の点から多数のイ］加演粋ＳＸを設けられない
シス１ムでは第１図の如く同一種類の複数の付加演算装
置２．３を持つシステム用のプログラムを１ミｌレー１
− して実行することが要求され、このような場合に第
３図の変形例が好適である。
シス１ムでは第１図の如く同一種類の複数の付加演算装
置２．３を持つシステム用のプログラムを１ミｌレー１
− して実行することが要求され、このような場合に第
３図の変形例が好適である。
（発明の効果〕
上述の如く、本発明の付加演算装置７制御方式によれば
、同一種類の付加演算装置を複数設け、全付加演算装置
での並列処理を行なうことができ、ｉｆ′ｔｓ機システ
ムシステムウェア構成の柔軟性が向上し、効率的な動作
を行なうことができ実用上きわめて右用である。
、同一種類の付加演算装置を複数設け、全付加演算装置
での並列処理を行なうことができ、ｉｆ′ｔｓ機システ
ムシステムウェア構成の柔軟性が向上し、効率的な動作
を行なうことができ実用上きわめて右用である。
第１図は本発明方式の原理図、
第２図は本発明方式の一実施例のブロック図、１
２
第３図は本発明方式の変形例の構成図、第４図は従来方
式の一例の構成図である。 図において、 １．２１は主演算装置、 ２．３，３０．３１は付加演算装置、 ４．２１はメモリ、 ２ａ、３ａは識別子、 ２ｂ、３ｂは命令＋１− を示す。
式の一例の構成図である。 図において、 １．２１は主演算装置、 ２．３，３０．３１は付加演算装置、 ４．２１はメモリ、 ２ａ、３ａは識別子、 ２ｂ、３ｂは命令＋１− を示す。
Claims (1)
- 【特許請求の範囲】 主演算装置（１）及び複数の付加演算装置（２，３）を
有する計算機システムで該複数の付加演算装置を制御す
る付加演算装置制御方式において、該複数の付加演算装
置（２，３）夫々に付加演算装置毎に異なる識別子を設
定し、 付加演算装置（２，３）で実行する付加演算装置命令に
該複数の付加演算装置を識別する該識別子を記述し、 該主演算装置（１）で該付加演算装置命令を該複数の付
加演算装置（２，３）に転送して付加演算を行なわせ、
該付加演算の終了を待たずに次の命令を実行し、 該複数の付加演算装置（２，３）夫々で転送された付加
演算装置命令の識別子を自装置の識別子と比較して両者
が一致した付加演算装置に該付加演算装置命令を格納し
、 該複数の付加演算装置（２，３）は夫々格納の順に付加
演算装置命令を実行することを特徴とする付加演算装置
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294300A JP2846904B2 (ja) | 1989-11-13 | 1989-11-13 | 付加演算装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294300A JP2846904B2 (ja) | 1989-11-13 | 1989-11-13 | 付加演算装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03154919A true JPH03154919A (ja) | 1991-07-02 |
| JP2846904B2 JP2846904B2 (ja) | 1999-01-13 |
Family
ID=17805915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1294300A Expired - Fee Related JP2846904B2 (ja) | 1989-11-13 | 1989-11-13 | 付加演算装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2846904B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338108B1 (en) | 1997-04-15 | 2002-01-08 | Nec Corporation | Coprocessor-integrated packet-type memory LSI, packet-type memory/coprocessor bus, and control method thereof |
| CN1325308C (zh) * | 2004-04-05 | 2007-07-11 | 株式会社东海理化电机制作所 | 带子卷绕装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316133A (ja) * | 1987-06-19 | 1988-12-23 | Hitachi Ltd | 演算処理装置 |
| JPH01109466A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | コプロセッサの並行動作制御方式 |
-
1989
- 1989-11-13 JP JP1294300A patent/JP2846904B2/ja not_active Expired - Fee Related
Patent Citations (2)
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| CN1325308C (zh) * | 2004-04-05 | 2007-07-11 | 株式会社东海理化电机制作所 | 带子卷绕装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2846904B2 (ja) | 1999-01-13 |
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