JP3171925B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JP3171925B2 JP3171925B2 JP13795592A JP13795592A JP3171925B2 JP 3171925 B2 JP3171925 B2 JP 3171925B2 JP 13795592 A JP13795592 A JP 13795592A JP 13795592 A JP13795592 A JP 13795592A JP 3171925 B2 JP3171925 B2 JP 3171925B2
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- JP
- Japan
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- interrupt
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- bit
- interrupt request
- control
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置にかか
り、例えば、マイクロコンピュータの割込み制御装置に
利用して有効な技術に関するものである。
り、例えば、マイクロコンピュータの割込み制御装置に
利用して有効な技術に関するものである。
【０００２】
【従来の技術】マイクロコンピュータの中央処理装置
（ＣＰＵ）は、例えば、（株）日立製作所平成元年６月
発行の『Ｈ８／３３０ ＨＤ６４７３３０８ ＨＤ６４
３３３０８ ハードウェアマニュアル』に記載されるよ
うに、汎用レジスタまたはアキュムレータあるいはイン
デックスレジスタなどと呼ばれるデータレジスタまたは
アドレスレジスタと、プログラムカウンタ及びコンディ
ションコードレジスタなどの制御レジスタを含んでな
る。
（ＣＰＵ）は、例えば、（株）日立製作所平成元年６月
発行の『Ｈ８／３３０ ＨＤ６４７３３０８ ＨＤ６４
３３３０８ ハードウェアマニュアル』に記載されるよ
うに、汎用レジスタまたはアキュムレータあるいはイン
デックスレジスタなどと呼ばれるデータレジスタまたは
アドレスレジスタと、プログラムカウンタ及びコンディ
ションコードレジスタなどの制御レジスタを含んでな
る。
【０００３】かかるコンディションコードレジスタは、
ＣＰＵのデータ処理の結果を反映するフラグ、特に制限
はされないものの、ゼロフラグ、ネガティブフラグ、キ
ャリフラグ、オーバフローフラグ、ハーフキャリフラグ
を含む。例えばＣＰＵが加算を行った時、キャリが発生
すればキャリフラグが１にセットされ、発生しなければ
キャリフラグが０にクリアされるものである。
ＣＰＵのデータ処理の結果を反映するフラグ、特に制限
はされないものの、ゼロフラグ、ネガティブフラグ、キ
ャリフラグ、オーバフローフラグ、ハーフキャリフラグ
を含む。例えばＣＰＵが加算を行った時、キャリが発生
すればキャリフラグが１にセットされ、発生しなければ
キャリフラグが０にクリアされるものである。
【０００４】また、マイクロコンピュータはＣＰＵの処
理とは独立の外部要因または内蔵の機能ブロックの所定
動作が発生したときに、ＣＰＵの処理を一時中断して、
前記外部要因または機能ブロックの動作に対応した処理
を可能にする、いわゆる割込み機能を持っている。この
ような割込み機能をＣＰＵが実行すると、プログラムカ
ウンタ及びコンディションコードレジスタの内容がＣＰ
Ｕの外部、いわゆるスタック領域に退避される。また、
前記割込み処理の実行が終了し、いわゆるリターン命令
を実行してＣＰＵの処理が割込み機能実行前の状態に復
帰すると、前記退避されたプログラムカウンタ及びコン
ディションコードレジスタの内容が回復される。
理とは独立の外部要因または内蔵の機能ブロックの所定
動作が発生したときに、ＣＰＵの処理を一時中断して、
前記外部要因または機能ブロックの動作に対応した処理
を可能にする、いわゆる割込み機能を持っている。この
ような割込み機能をＣＰＵが実行すると、プログラムカ
ウンタ及びコンディションコードレジスタの内容がＣＰ
Ｕの外部、いわゆるスタック領域に退避される。また、
前記割込み処理の実行が終了し、いわゆるリターン命令
を実行してＣＰＵの処理が割込み機能実行前の状態に復
帰すると、前記退避されたプログラムカウンタ及びコン
ディションコードレジスタの内容が回復される。
【０００５】例えば、（株）日立製作所平成元年６月発
行の『Ｈ８／３３０ ＨＤ６４７３３０８ ＨＤ６４３
３３０８ ハードウェアマニュアル』に記載のＣＰＵ
は、８ビット構成の汎用レジスタ１６本と、１６ビット
構成のプログラムカウンタ、及び８ビット構成のコンデ
ィションコードレジスタを含む。コンディションコード
レジスタにはゼロフラグやネガティブフラグなどの他
に、割込みマスクビットと、２ビットのユーザビットが
含まれる。割込みマスクビットに１がセットされると割
込みが禁止され、０にクリアされると割込みが許可され
る。また、割込み機能を実行すると割込みマスクビット
は１にセットされる。このコンディションコードレジス
タは、前記の通りデータ処理の結果の反映、割込み機能
の実行によって変化する他に、イミディエイトデータと
の論理演算等を介して、ソフトウェアプログラムによっ
て操作することができる。２ビットのユーザビットはデ
ータ処理の結果や割込み機能の実行によっては変化せ
ず、ソフトウェアプログラムによってのみ変化可能にさ
れる。なお、ユーザビットは割込み機能の実行時に自動
的退避され、また、リターン命令によって復帰され、か
つデータ処理結果に依存しない性質上、ソフトウェアの
管理などに用いることができる。ユーザビットを用いる
ことにより、ソフトウェアの管理の容易化並びに実行効
率の向上を図ることができる。
行の『Ｈ８／３３０ ＨＤ６４７３３０８ ＨＤ６４３
３３０８ ハードウェアマニュアル』に記載のＣＰＵ
は、８ビット構成の汎用レジスタ１６本と、１６ビット
構成のプログラムカウンタ、及び８ビット構成のコンデ
ィションコードレジスタを含む。コンディションコード
レジスタにはゼロフラグやネガティブフラグなどの他
に、割込みマスクビットと、２ビットのユーザビットが
含まれる。割込みマスクビットに１がセットされると割
込みが禁止され、０にクリアされると割込みが許可され
る。また、割込み機能を実行すると割込みマスクビット
は１にセットされる。このコンディションコードレジス
タは、前記の通りデータ処理の結果の反映、割込み機能
の実行によって変化する他に、イミディエイトデータと
の論理演算等を介して、ソフトウェアプログラムによっ
て操作することができる。２ビットのユーザビットはデ
ータ処理の結果や割込み機能の実行によっては変化せ
ず、ソフトウェアプログラムによってのみ変化可能にさ
れる。なお、ユーザビットは割込み機能の実行時に自動
的退避され、また、リターン命令によって復帰され、か
つデータ処理結果に依存しない性質上、ソフトウェアの
管理などに用いることができる。ユーザビットを用いる
ことにより、ソフトウェアの管理の容易化並びに実行効
率の向上を図ることができる。
【０００６】ここで割込み要求元は、外部要因または機
能ブロックの要因それぞれに、許可ビットを有してい
る。許可ビットはＣＰＵによって設定され、システム上
不使用とされるような周辺回路からの割込にを一切禁止
するためなどに利用される。かかる許可ビットが０にク
リアされていれば、それに対応する外部要因または機能
ブロックの動作にかかわらずＣＰＵは割込みを要求され
ない。許可ビットが１にセットされていればそれに対応
する外部要因または機能ブロックの所定の動作によって
割込みが要求される。ＣＰＵは前記割込みマスクビット
によって、割込みを禁止できる。すなわち、ＣＰＵは、
割込みが要求されても、前記割込みマスクビットが１に
セットされていれば、かかる割込み要求は割込みマスク
ビットが０にクリアされるまで保留とされる。割込みが
要求されたとき前記割込みマスクビットが０にクリアさ
れていれば、かかる割込み要求は、実行中の命令が終了
した時点でＣＰＵに受け付けられ、割込み処理が実行さ
れる。
能ブロックの要因それぞれに、許可ビットを有してい
る。許可ビットはＣＰＵによって設定され、システム上
不使用とされるような周辺回路からの割込にを一切禁止
するためなどに利用される。かかる許可ビットが０にク
リアされていれば、それに対応する外部要因または機能
ブロックの動作にかかわらずＣＰＵは割込みを要求され
ない。許可ビットが１にセットされていればそれに対応
する外部要因または機能ブロックの所定の動作によって
割込みが要求される。ＣＰＵは前記割込みマスクビット
によって、割込みを禁止できる。すなわち、ＣＰＵは、
割込みが要求されても、前記割込みマスクビットが１に
セットされていれば、かかる割込み要求は割込みマスク
ビットが０にクリアされるまで保留とされる。割込みが
要求されたとき前記割込みマスクビットが０にクリアさ
れていれば、かかる割込み要求は、実行中の命令が終了
した時点でＣＰＵに受け付けられ、割込み処理が実行さ
れる。
【０００７】
【発明が解決しようとする課題】前記ＣＰＵは割込みマ
スクビットを１ビットのみ有している。したがって、割
込み要求は全部の割込みを受付可能とするか、全部の割
込みを保留とするかの２種類の状態しか選択できない。
割込みを部分的に受付可能とするためには、前記許可ビ
ットによるほかはない。例えば、ある割込み処理中に、
一部の割込みは受付可能とし、その他は保留とする場
合、割込み要因元夫々で独立したアドレスに配置されて
いる許可ビットを、ＣＰＵがリードし、例えばＲＡＭ上
に退避した後、受付可能とするビットを１にセットし、
保留とすべきビットを０にクリアしなければならない。
また、前記割込み処理の最後には前記退避した許可ビッ
トを回復しなければならない。かかる操作は、その処理
内容に対して煩雑であり、プログラム容量とプログラム
の実行時間を予想以上に必要としてしまう。
スクビットを１ビットのみ有している。したがって、割
込み要求は全部の割込みを受付可能とするか、全部の割
込みを保留とするかの２種類の状態しか選択できない。
割込みを部分的に受付可能とするためには、前記許可ビ
ットによるほかはない。例えば、ある割込み処理中に、
一部の割込みは受付可能とし、その他は保留とする場
合、割込み要因元夫々で独立したアドレスに配置されて
いる許可ビットを、ＣＰＵがリードし、例えばＲＡＭ上
に退避した後、受付可能とするビットを１にセットし、
保留とすべきビットを０にクリアしなければならない。
また、前記割込み処理の最後には前記退避した許可ビッ
トを回復しなければならない。かかる操作は、その処理
内容に対して煩雑であり、プログラム容量とプログラム
の実行時間を予想以上に必要としてしまう。
【０００８】一方、（株）日立製作所昭和６３年１２月
発行の『Ｈ８／５３２ ＨＤ６４７５３２８ ＨＤ６４
３５３２８ ハードウェアマニュアル』に記載のような
ＣＰＵは、割込み許可レベルを８レベル有する。しかし
ながら、本発明者の検討によれば以下の点が明らかにさ
れた。第１に、比較的規模の小さなシステムなど、その
ＣＰＵの応用システムによっては８レベルの割込み許可
レベルを全て使用することがまれなシステムもあり、ど
のような用途にも８レベルの割込み許可レベルを持つＣ
ＰＵを用いたのでは、ＣＰＵの論理的・物理的な規模に
無駄が生ずる。また、割込み許可レベルは必ずしも固定
的ではなく、割込み処理の実行状態に応じて変更が必要
であるが、８レベルの許可レベルの設定には必然的に多
くのビットすなわち、多くのレジスタが必要であって、
割込み許可レベルの再設定には必要以上のプログラム容
量並びに実行時間を費やしてしまう。
発行の『Ｈ８／５３２ ＨＤ６４７５３２８ ＨＤ６４
３５３２８ ハードウェアマニュアル』に記載のような
ＣＰＵは、割込み許可レベルを８レベル有する。しかし
ながら、本発明者の検討によれば以下の点が明らかにさ
れた。第１に、比較的規模の小さなシステムなど、その
ＣＰＵの応用システムによっては８レベルの割込み許可
レベルを全て使用することがまれなシステムもあり、ど
のような用途にも８レベルの割込み許可レベルを持つＣ
ＰＵを用いたのでは、ＣＰＵの論理的・物理的な規模に
無駄が生ずる。また、割込み許可レベルは必ずしも固定
的ではなく、割込み処理の実行状態に応じて変更が必要
であるが、８レベルの許可レベルの設定には必然的に多
くのビットすなわち、多くのレジスタが必要であって、
割込み許可レベルの再設定には必要以上のプログラム容
量並びに実行時間を費やしてしまう。
【０００９】本発明の目的は、コンディションコードレ
ジスタなどの所定のレジスタ手段に、割込みマスクビッ
トまたはユーザビットとして使用できるビットを設け、
ソフトウェアの実行効率を高く維持しつつ、かつ、物理
的・論理的な規模の増加を最小限としながら割込み処理
の効率化を可能としたデータ処理装置を提供することに
ある。
ジスタなどの所定のレジスタ手段に、割込みマスクビッ
トまたはユーザビットとして使用できるビットを設け、
ソフトウェアの実行効率を高く維持しつつ、かつ、物理
的・論理的な規模の増加を最小限としながら割込み処理
の効率化を可能としたデータ処理装置を提供することに
ある。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１２】すなわち、コンディションコードレジスタ
のようなレジスタ手段の所定のビットを、割込みマスク
ビットとして使用するか、ユーザビットとして使用する
かについて設定するための指定手段を、例えばＣＰＵの
外部に設ける。前記ユーザビットは、これが割込みマス
クビットとして指定されていないときは、前記レジスタ
手段に対する操作命令以外では状態が変化されないビッ
トである。前記ユーザビット以外に、常に割込みマスク
ビットとして使用されるビットを１ビット以上有するこ
とができる。概略的に説明した上記手段について更に詳
述する。データ処理装置は、第１の制御ビット（Ｉ）及
び第２の制御ビット（Ｕ２）を有し、第１の割込み要求
信号（８３）と割込み識別信号（８４）とに応答して前
記割込み識別信号が示す割り込み処理を行う中央処理装
置（１）を有し、更に、前記第２の制御ビット（Ｕ２）
の機能を指定する第１の指定手段（Ｕ２Ｃ）と、複数の
割込み要因に夫々対応する複数の第２の割込み要求信号
（８１，８２）と、前記第１の制御ビット（Ｉ）の状態
と、前記第２の制御ビット（Ｕ２）の状態と、に基づい
て中央処理装置に対する割込み要求制御を行う割込み制
御手段（８）を備える。前記割込み制御手段は、前記第
１の指定手段が第１の指定状態（Ｕ２Ｃ＝１）を示すと
き、前記第１の制御ビットと第２の制御ビットとの状態
に基づいて前記複数の第２の割込み要求信号の内の少な
くとも一つの割込み要求信号を受け付けるかマスクし、
前記第１の指定手段が第１の指定状態とは異なる状態を
示すとき（Ｕ２Ｃ＝０）、前記第１の制御ビットの状態
に基づいて前記複数の第２の割込み要求信号の内の少な
くとも一つの割込み要求信号を受け付けるかマスクし、
受け付けた一つの第２の割込み信号に対応する割込み識
別信号（８４）と前記第１の割込み要求信号を前記中央
処理装置に出力する。更に、前記複数の第２の割込み要
求信号の内の一部を指定する第２の指定手段（ＩＰＲ）
を備えることができる。前記第２の指定手段は複数の第
３の制御ビット（ＩＰＲ７〜ＩＰＲ０）を有するとき、
前記複数の第３の制御ビットの各々は前記複数の第２の
割込み要求信号の内の一つの信号に対応付けられてセッ
トされる。
のようなレジスタ手段の所定のビットを、割込みマスク
ビットとして使用するか、ユーザビットとして使用する
かについて設定するための指定手段を、例えばＣＰＵの
外部に設ける。前記ユーザビットは、これが割込みマス
クビットとして指定されていないときは、前記レジスタ
手段に対する操作命令以外では状態が変化されないビッ
トである。前記ユーザビット以外に、常に割込みマスク
ビットとして使用されるビットを１ビット以上有するこ
とができる。概略的に説明した上記手段について更に詳
述する。データ処理装置は、第１の制御ビット（Ｉ）及
び第２の制御ビット（Ｕ２）を有し、第１の割込み要求
信号（８３）と割込み識別信号（８４）とに応答して前
記割込み識別信号が示す割り込み処理を行う中央処理装
置（１）を有し、更に、前記第２の制御ビット（Ｕ２）
の機能を指定する第１の指定手段（Ｕ２Ｃ）と、複数の
割込み要因に夫々対応する複数の第２の割込み要求信号
（８１，８２）と、前記第１の制御ビット（Ｉ）の状態
と、前記第２の制御ビット（Ｕ２）の状態と、に基づい
て中央処理装置に対する割込み要求制御を行う割込み制
御手段（８）を備える。前記割込み制御手段は、前記第
１の指定手段が第１の指定状態（Ｕ２Ｃ＝１）を示すと
き、前記第１の制御ビットと第２の制御ビットとの状態
に基づいて前記複数の第２の割込み要求信号の内の少な
くとも一つの割込み要求信号を受け付けるかマスクし、
前記第１の指定手段が第１の指定状態とは異なる状態を
示すとき（Ｕ２Ｃ＝０）、前記第１の制御ビットの状態
に基づいて前記複数の第２の割込み要求信号の内の少な
くとも一つの割込み要求信号を受け付けるかマスクし、
受け付けた一つの第２の割込み信号に対応する割込み識
別信号（８４）と前記第１の割込み要求信号を前記中央
処理装置に出力する。更に、前記複数の第２の割込み要
求信号の内の一部を指定する第２の指定手段（ＩＰＲ）
を備えることができる。前記第２の指定手段は複数の第
３の制御ビット（ＩＰＲ７〜ＩＰＲ０）を有するとき、
前記複数の第３の制御ビットの各々は前記複数の第２の
割込み要求信号の内の一つの信号に対応付けられてセッ
トされる。
【００１３】
【作用】ＣＰＵは、割込み要求によって割込み例外処理
を行い、この割込み例外処理時にはＣＰＵのコンディシ
ョンコードレジスタのような所定のレジスタ手段を自動
的に退避し、前記ユーザビットを割込みマスクビットと
して使用しない場合には、当該ユーザビットは、前記コ
ンディションコードレジスタのようなレジスタ手段に対
する操作命令以外では状態が変化されない。このように
ユーザビットに対してユーザビットとしての利用を担保
することは、ユーザビットを用いることによってソフト
ウェアの管理の容易化並びに実行効率の向上を図れるこ
とを維持させる。ユーザビットを割込みマスクビットと
して利用することは、物理的並びに論理的な規模の増大
を最小限としながら割込み処理の効率化若しくは高機能
化を実現する。コンディションコードレジスタのような
レジスタ手段の所定のビットを、割込みマスクビットと
して使用するか、ユーザビットとして使用するかは、ソ
フトウェアあるいはハードウェアの都合によって選択で
きる。この点においても、ソフトウェア実行効率を保持
しつつ割込み処理の効率化を実現する。
を行い、この割込み例外処理時にはＣＰＵのコンディシ
ョンコードレジスタのような所定のレジスタ手段を自動
的に退避し、前記ユーザビットを割込みマスクビットと
して使用しない場合には、当該ユーザビットは、前記コ
ンディションコードレジスタのようなレジスタ手段に対
する操作命令以外では状態が変化されない。このように
ユーザビットに対してユーザビットとしての利用を担保
することは、ユーザビットを用いることによってソフト
ウェアの管理の容易化並びに実行効率の向上を図れるこ
とを維持させる。ユーザビットを割込みマスクビットと
して利用することは、物理的並びに論理的な規模の増大
を最小限としながら割込み処理の効率化若しくは高機能
化を実現する。コンディションコードレジスタのような
レジスタ手段の所定のビットを、割込みマスクビットと
して使用するか、ユーザビットとして使用するかは、ソ
フトウェアあるいはハードウェアの都合によって選択で
きる。この点においても、ソフトウェア実行効率を保持
しつつ割込み処理の効率化を実現する。
【００１４】
【実施例】図１には本発明の一実施例が適用されるシン
グルチップマイクロコンピュータが示される。
グルチップマイクロコンピュータが示される。
【００１５】同図に示されるシングルチップマイクロコ
ンピュータ１００は、全体の制御を司るＣＰＵ（中央処
理装置）１、ＣＰＵ１の動作プログラムなどを保有する
ＲＯＭ（リードオンリメモリ）２、ＣＰＵ１の作業領域
並びにデータの一時記憶領域などとして利用されるＲＡ
Ｍ（ランダムアクセスメモリ）３、タイマＡ４１、タイ
マＢ４２、シリアルコミュニケーションインタフェース
（ＳＣＩ）５、Ａ／Ｄ変換器６、入出力ポート７１〜７
９、割込み制御回路（ＩＮＴＣ）８から構成され、これ
らは内部バス１０１で相互に接続されて成る。内部バス
１０１は、特に制限はされないものの、アドレスバス、
データバス、リード信号、ライト信号、システムクロッ
クなどを含む。入出力ポート７１〜７９は、ＣＰＵ１の
外部バス、タイマＡ４１，Ｂ４２あるいはＳＣＩ５の入
出力端子、外部割込み信号の入力端子など、所定のもの
同士で兼用されている。例えば、入出力ポート７１、７
２はアドレスバスと、入出力ポート７３はデータバス
と、入出力ポート７４、７５、７６、７７はそれぞれタ
イマＡ４１、タイマＢ４２、ＳＣＩ５、Ａ／Ｄ変換器６
と、入出力ポート７８は外部割込みと、入出力ポート７
９は外部バス制御信号と兼用されている。斯るシングル
チップマイクロコンピュータ１００は公知の半導体集積
回路製造技術によってシリコン基板のような１個の半導
体基板上に形成されている。
ンピュータ１００は、全体の制御を司るＣＰＵ（中央処
理装置）１、ＣＰＵ１の動作プログラムなどを保有する
ＲＯＭ（リードオンリメモリ）２、ＣＰＵ１の作業領域
並びにデータの一時記憶領域などとして利用されるＲＡ
Ｍ（ランダムアクセスメモリ）３、タイマＡ４１、タイ
マＢ４２、シリアルコミュニケーションインタフェース
（ＳＣＩ）５、Ａ／Ｄ変換器６、入出力ポート７１〜７
９、割込み制御回路（ＩＮＴＣ）８から構成され、これ
らは内部バス１０１で相互に接続されて成る。内部バス
１０１は、特に制限はされないものの、アドレスバス、
データバス、リード信号、ライト信号、システムクロッ
クなどを含む。入出力ポート７１〜７９は、ＣＰＵ１の
外部バス、タイマＡ４１，Ｂ４２あるいはＳＣＩ５の入
出力端子、外部割込み信号の入力端子など、所定のもの
同士で兼用されている。例えば、入出力ポート７１、７
２はアドレスバスと、入出力ポート７３はデータバス
と、入出力ポート７４、７５、７６、７７はそれぞれタ
イマＡ４１、タイマＢ４２、ＳＣＩ５、Ａ／Ｄ変換器６
と、入出力ポート７８は外部割込みと、入出力ポート７
９は外部バス制御信号と兼用されている。斯るシングル
チップマイクロコンピュータ１００は公知の半導体集積
回路製造技術によってシリコン基板のような１個の半導
体基板上に形成されている。
【００１６】シングルチップマイクロコンピュータ１０
０はクロックパルスジェネレータ（ＣＰＧ）９の端子Ｅ
ＸＴＡＬ、ＸＴＡＬに接続される水晶発振子から、また
は外部から端子ＥＸＴＡＬに入力される外部クロックか
ら生成される基準クロック（φ）に基づいて動作を行な
う。この基準クロック（φ）の最小単位をステートと呼
ぶ。尚、図に代表的に示されているＶｓｓ，Ｖｃｃは電
源端子、ＲＥＳはリセット信号入力端子、ＳＴＢＹはス
タンバイ信号入力端子である。
０はクロックパルスジェネレータ（ＣＰＧ）９の端子Ｅ
ＸＴＡＬ、ＸＴＡＬに接続される水晶発振子から、また
は外部から端子ＥＸＴＡＬに入力される外部クロックか
ら生成される基準クロック（φ）に基づいて動作を行な
う。この基準クロック（φ）の最小単位をステートと呼
ぶ。尚、図に代表的に示されているＶｓｓ，Ｖｃｃは電
源端子、ＲＥＳはリセット信号入力端子、ＳＴＢＹはス
タンバイ信号入力端子である。
【００１７】図２には本発明に係るデータ処理装置の一
実施例であるＣＰＵ１のレジスタ構成例が示される。
実施例であるＣＰＵ１のレジスタ構成例が示される。
【００１８】ＣＰＵは夫々８ビット構成の１６本の汎用
レジスタＲ０Ｈ，Ｒ０Ｌ〜Ｒ７Ｈ，Ｒ７Ｌ、１６ビット
構成のプログラムカウンタＰＣ、及び８ビット構成のコ
ンディションコードレジスタＣＣＲを含む。コンディシ
ョンコードレジスタＣＣＲにはゼロフラグＺ、ネガティ
ブフラグＮ、キャリフラグＣ、オーバフローフラグＶ，
ハーフキャリフラグＨの他に、割込みマスクビットＩと
２ビットのユーザビットＵ１及びＵ２が含まれる。割込
みマスクビットＩは１にセットすると割込みが禁止さ
れ、０にクリアすると割込みが許可される。また、割込
み機能を実行すると割込みマスクビットＩは１にセット
される。このコンディションコードレジスタＣＣＲは、
データ処理の結果の反映、割込み機能の実行によって変
化するほか、コンディションコードレジスタＣＣＲに対
してイミディエイトデータとの論理演算を行うこと、さ
らに、コンディションコードレジスタＣＣＲと所定の汎
用レジスタの間でデータ転送を行うことができ、ソフト
ウェアプログラムによって操作することができる。２ビ
ットのユーザビットＵ１，Ｕ２はデータ処理結果並びに
割込み機能の実行によっては変化せず、ソフトウェアプ
ログラムによってのみ変化する。なお、前記論理演算に
は、論理和・論理積・排他的論理和がある。ユーザビッ
トＵ１，Ｕ２は割込み機能の実行時に自動的に退避さ
れ、また、リターン命令によって復帰され、かつデータ
処理結果に依存しない性質上、ソフトウェアの管理など
に用いることができる。このユーザビットＵ１，Ｕ２を
用いることにより、ソフトウェアの管理の容易化並びに
その実行効率向上を図ることができる。
レジスタＲ０Ｈ，Ｒ０Ｌ〜Ｒ７Ｈ，Ｒ７Ｌ、１６ビット
構成のプログラムカウンタＰＣ、及び８ビット構成のコ
ンディションコードレジスタＣＣＲを含む。コンディシ
ョンコードレジスタＣＣＲにはゼロフラグＺ、ネガティ
ブフラグＮ、キャリフラグＣ、オーバフローフラグＶ，
ハーフキャリフラグＨの他に、割込みマスクビットＩと
２ビットのユーザビットＵ１及びＵ２が含まれる。割込
みマスクビットＩは１にセットすると割込みが禁止さ
れ、０にクリアすると割込みが許可される。また、割込
み機能を実行すると割込みマスクビットＩは１にセット
される。このコンディションコードレジスタＣＣＲは、
データ処理の結果の反映、割込み機能の実行によって変
化するほか、コンディションコードレジスタＣＣＲに対
してイミディエイトデータとの論理演算を行うこと、さ
らに、コンディションコードレジスタＣＣＲと所定の汎
用レジスタの間でデータ転送を行うことができ、ソフト
ウェアプログラムによって操作することができる。２ビ
ットのユーザビットＵ１，Ｕ２はデータ処理結果並びに
割込み機能の実行によっては変化せず、ソフトウェアプ
ログラムによってのみ変化する。なお、前記論理演算に
は、論理和・論理積・排他的論理和がある。ユーザビッ
トＵ１，Ｕ２は割込み機能の実行時に自動的に退避さ
れ、また、リターン命令によって復帰され、かつデータ
処理結果に依存しない性質上、ソフトウェアの管理など
に用いることができる。このユーザビットＵ１，Ｕ２を
用いることにより、ソフトウェアの管理の容易化並びに
その実行効率向上を図ることができる。
【００１９】前記割込み制御回路（ＩＮＴＣ）８は、前
記タイマＡ４１、タイマＢ４２、ＳＣＩ５、Ａ／Ｄ変換
器６の内蔵入出力回路のような内部割込み信号（割込み
要因）８１、入出力回路（ＩＯＰ８）７８において入出
力ポートと兼用された外部割込み信号８２を入力し、Ｃ
ＰＵ１の前記割込みマスクビットＩの状態を検査して、
割込み要求８３と、信号８１，８２により要求された割
込みに対応したベクタ番号８４とを、ＣＰＵ１に出力す
る。なお、内蔵入出力回路に対応される割込み要求は前
記割込み要因８１と割込み許可ビットとの論理積信号に
基づいて形成される。同様に、外部割込み信号について
も割込み信号８２と割込み許可ビットとの論理積信号と
に基づいて形成される。ＣＰＵ１は割込み要求８３が１
レベルであれば、所定の命令の終了時点で、割込み例外
処理を実行し、前記ベクタ番号８４に対応したアドレス
から分岐先アドレスを取り出して、かかる分岐先アドレ
スから割込み処理プログラムを実行する。
記タイマＡ４１、タイマＢ４２、ＳＣＩ５、Ａ／Ｄ変換
器６の内蔵入出力回路のような内部割込み信号（割込み
要因）８１、入出力回路（ＩＯＰ８）７８において入出
力ポートと兼用された外部割込み信号８２を入力し、Ｃ
ＰＵ１の前記割込みマスクビットＩの状態を検査して、
割込み要求８３と、信号８１，８２により要求された割
込みに対応したベクタ番号８４とを、ＣＰＵ１に出力す
る。なお、内蔵入出力回路に対応される割込み要求は前
記割込み要因８１と割込み許可ビットとの論理積信号に
基づいて形成される。同様に、外部割込み信号について
も割込み信号８２と割込み許可ビットとの論理積信号と
に基づいて形成される。ＣＰＵ１は割込み要求８３が１
レベルであれば、所定の命令の終了時点で、割込み例外
処理を実行し、前記ベクタ番号８４に対応したアドレス
から分岐先アドレスを取り出して、かかる分岐先アドレ
スから割込み処理プログラムを実行する。
【００２０】本実施例においては、さらに、割込み制御
回路（ＩＮＴＣ）８がＣＰＵ１に制御信号８５を出力
し、ＣＰＵ１はコンディションコードレジスタＣＣＲの
ビット６（下位側から第７番目のビット）のユーザビッ
トＵ２（Ｕ２ビットとも記す）の状態を出力する。前記
制御信号８５は前記Ｕ２ビットを更にもう１ビットの割
込みマスクビットとして使用するか、ユーザビットとし
て使用するかを選択する。
回路（ＩＮＴＣ）８がＣＰＵ１に制御信号８５を出力
し、ＣＰＵ１はコンディションコードレジスタＣＣＲの
ビット６（下位側から第７番目のビット）のユーザビッ
トＵ２（Ｕ２ビットとも記す）の状態を出力する。前記
制御信号８５は前記Ｕ２ビットを更にもう１ビットの割
込みマスクビットとして使用するか、ユーザビットとし
て使用するかを選択する。
【００２１】図３には割込み制御回路８のレジスタ構成
例が示される。
例が示される。
【００２２】割込み制御回路８のレジスタはＩＣＲ、Ｉ
ＰＲがある。特に制限はされないものの、レジスタＩＣ
ＲはＵ２Ｃビットの１ビットであり、かかるＵ２Ｃビッ
トを１にセットすると、前記コンディションコードレジ
スタＣＣＲのＵ２ビットを第２割込みマスクビットとし
て使用し、Ｕ２Ｃビットを０にクリアすると、該Ｕ２ビ
ットをユーザビットとして使用する。このＵ２Ｃビット
の内容が、前記制御信号８５になる。
ＰＲがある。特に制限はされないものの、レジスタＩＣ
ＲはＵ２Ｃビットの１ビットであり、かかるＵ２Ｃビッ
トを１にセットすると、前記コンディションコードレジ
スタＣＣＲのＵ２ビットを第２割込みマスクビットとし
て使用し、Ｕ２Ｃビットを０にクリアすると、該Ｕ２ビ
ットをユーザビットとして使用する。このＵ２Ｃビット
の内容が、前記制御信号８５になる。
【００２３】前記Ｕ２Ｃビットを１にセットすると、割
込みマスクビットはＩビットとＵ２ビットの全２ビット
になる。この２ビットの組合せにより、ＣＰＵ１の割込
みマスクレベルを設定できる。各割込みの許可レベルは
レジスタＩＰＲの内容、すなわちＩＰＲ０〜ＩＰＲ７に
よって設定される。
込みマスクビットはＩビットとＵ２ビットの全２ビット
になる。この２ビットの組合せにより、ＣＰＵ１の割込
みマスクレベルを設定できる。各割込みの許可レベルは
レジスタＩＰＲの内容、すなわちＩＰＲ０〜ＩＰＲ７に
よって設定される。
【００２４】特に制限はされないものの、レジスタＩＣ
Ｒにおいて、ビット７のＵ２Ｃビットは初期値が０でリ
ード／ライト可能であり、そのほかのビットはリード／
ライトは無効である。但しリードすると０をリードす
る。レジスタＩＰＲは全ビット初期値が０でリード／ラ
イト可能である。
Ｒにおいて、ビット７のＵ２Ｃビットは初期値が０でリ
ード／ライト可能であり、そのほかのビットはリード／
ライトは無効である。但しリードすると０をリードす
る。レジスタＩＰＲは全ビット初期値が０でリード／ラ
イト可能である。
【００２５】図４には割込み許可レベルの設定手法が示
される。
される。
【００２６】Ｕ２Ｃビットを０にクリアした状態では、
割込みマスクビットはＩビットだけとされ、許可ビット
を１にセットした割込みは割込みマスクビットＩを０に
クリアすると許可、割込みマスクビットＩを１にセット
すると禁止になる。許可状態ではレジスタＩＰＲの各ビ
ットの内容によって、優先（対応ビットが１）／非優先
（対応ビットが０）を指定する。同時に複数の割込みが
要求された場合には優先割込みが優先して受け付けられ
る。
割込みマスクビットはＩビットだけとされ、許可ビット
を１にセットした割込みは割込みマスクビットＩを０に
クリアすると許可、割込みマスクビットＩを１にセット
すると禁止になる。許可状態ではレジスタＩＰＲの各ビ
ットの内容によって、優先（対応ビットが１）／非優先
（対応ビットが０）を指定する。同時に複数の割込みが
要求された場合には優先割込みが優先して受け付けられ
る。
【００２７】Ｕ２Ｃビットを１にセットした状態では、
割込みマスクビットはＩビットとＵ２ビットとされ、前
記状態に加えて、割込みマスクビットＩが１にセットさ
れていても、レジスタＩＰＲにおいて１をセットしたビ
ットに対応される所定の割込みは、Ｕ２ビットを０にク
リアすれば、許可することができる。従って、レジスタ
ＩＰＲの対応ビットを０のままとしておく、あるいはＵ
２ビットを１にセットしておけば、割込みマスクビット
を１ビットのみ有するＣＰＵの場合と同様になる。
割込みマスクビットはＩビットとＵ２ビットとされ、前
記状態に加えて、割込みマスクビットＩが１にセットさ
れていても、レジスタＩＰＲにおいて１をセットしたビ
ットに対応される所定の割込みは、Ｕ２ビットを０にク
リアすれば、許可することができる。従って、レジスタ
ＩＰＲの対応ビットを０のままとしておく、あるいはＵ
２ビットを１にセットしておけば、割込みマスクビット
を１ビットのみ有するＣＰＵの場合と同様になる。
【００２８】したがって、初期状態においてＵ２Ｃビッ
トを０にクリアし、ＩＰＲを０にクリアしておけば、前
記割込みマスクビットを１ビットのみ有する前記公知の
シングルチップマイクロコンピュータに基づいて作成し
たソフトウェアあるいはプログラムをそのまま若しくは
ほとんど修正することなく、本実施例に係るシングルチ
ップマイクロコンピュータ１００に適用可能である。
トを０にクリアし、ＩＰＲを０にクリアしておけば、前
記割込みマスクビットを１ビットのみ有する前記公知の
シングルチップマイクロコンピュータに基づいて作成し
たソフトウェアあるいはプログラムをそのまま若しくは
ほとんど修正することなく、本実施例に係るシングルチ
ップマイクロコンピュータ１００に適用可能である。
【００２９】図５及び図６にはシングルチップマイクロ
コンピュータ１００の例外処理ベクタテーブルの一例が
示される。
コンピュータ１００の例外処理ベクタテーブルの一例が
示される。
【００３０】特に制限はされないものの、割り込の種別
は、リセット、ＮＭＩ（マスク不可能な割込み）、ＣＰ
Ｕ１が実行する命令（ＴＲＡＰ命令０〜ＴＲＡＰ命令
３）のほか、外部端子による割込み（ＩＲＱ０〜ＩＲＱ
７）８本、タイマＡ４１の割込み（キャプチャＴＡＩＣ
０〜ＴＡＩＣ３，コンペアマッチＴＡＣＭ０及びＴＡＣ
Ｍ１，オーバーフローＴＡＯＶ）７本、タイマＢ４２の
割込み（コンペアマッチＴＢＣＭ０及びＴＢＣＭ１，オ
ーバーフローＴＢＯＶ）３本、ＳＣＩ５の割込み（受信
完了ＳＲＥＮＤ，送信完了ＳＴＥＮＤ，受信エラーＳＥ
ＲＲ）３本、Ａ／Ｄ変換器６の割込み（変換終了ＡＤＥ
ＮＤ）１本がある。ＮＭＩは最優先の割込みで、割込み
マスクビットＩ及びＵ２ビットの状態に依らず、常に受
け付けられる。そのほかの割込みは、前記の通り各周辺
回路が備える許可ビットと、レジスタＩＰＲの設定（Ｉ
ＰＲ０〜ＩＰＲ７）、Ｉビット、Ｕ２ビットによって制
御される。ＩＰＲは８ビットであり、各ビット（ＩＰＲ
０〜ＩＰＲ７）は、図５及び図６に示される通り所定要
因に分けて割り当てられている。ＩＲＱ０、ＩＲＱ１
は、それぞれＩＰＲ０、ＩＰＲ１ビットによって独立し
て優先度を設定できる。その他は、複数の割込みを一括
して、特に制限はされないものの、内蔵入出力回路の割
込みは機能ブロックごとに、優先度を設定できる。機能
ブロックの各割り込みの許可ビットは１個のレジスタＩ
ＰＲに配置することができるので、ＩＰＲで同一優先順
位に設定しても、一部を許可し、そのほかは禁止する操
作は容易である。なお、同一優先順位の割込みが発生し
た場合には、図５及び図６のベクタ番号の小さい順番に
受け付けられる。各割込みの機能・動作については、本
発明に直接の関係はないので詳細な説明は省略する。
は、リセット、ＮＭＩ（マスク不可能な割込み）、ＣＰ
Ｕ１が実行する命令（ＴＲＡＰ命令０〜ＴＲＡＰ命令
３）のほか、外部端子による割込み（ＩＲＱ０〜ＩＲＱ
７）８本、タイマＡ４１の割込み（キャプチャＴＡＩＣ
０〜ＴＡＩＣ３，コンペアマッチＴＡＣＭ０及びＴＡＣ
Ｍ１，オーバーフローＴＡＯＶ）７本、タイマＢ４２の
割込み（コンペアマッチＴＢＣＭ０及びＴＢＣＭ１，オ
ーバーフローＴＢＯＶ）３本、ＳＣＩ５の割込み（受信
完了ＳＲＥＮＤ，送信完了ＳＴＥＮＤ，受信エラーＳＥ
ＲＲ）３本、Ａ／Ｄ変換器６の割込み（変換終了ＡＤＥ
ＮＤ）１本がある。ＮＭＩは最優先の割込みで、割込み
マスクビットＩ及びＵ２ビットの状態に依らず、常に受
け付けられる。そのほかの割込みは、前記の通り各周辺
回路が備える許可ビットと、レジスタＩＰＲの設定（Ｉ
ＰＲ０〜ＩＰＲ７）、Ｉビット、Ｕ２ビットによって制
御される。ＩＰＲは８ビットであり、各ビット（ＩＰＲ
０〜ＩＰＲ７）は、図５及び図６に示される通り所定要
因に分けて割り当てられている。ＩＲＱ０、ＩＲＱ１
は、それぞれＩＰＲ０、ＩＰＲ１ビットによって独立し
て優先度を設定できる。その他は、複数の割込みを一括
して、特に制限はされないものの、内蔵入出力回路の割
込みは機能ブロックごとに、優先度を設定できる。機能
ブロックの各割り込みの許可ビットは１個のレジスタＩ
ＰＲに配置することができるので、ＩＰＲで同一優先順
位に設定しても、一部を許可し、そのほかは禁止する操
作は容易である。なお、同一優先順位の割込みが発生し
た場合には、図５及び図６のベクタ番号の小さい順番に
受け付けられる。各割込みの機能・動作については、本
発明に直接の関係はないので詳細な説明は省略する。
【００３１】図７には割込み許可レベルの状態遷移図が
示される。
示される。
【００３２】Ｕ２Ｃビットを１にセットした状態では、
（１）Ｉビットを０にクリアした、全割込み許可状態、
（２）Ｉビットを１にセット、Ｕ２ビットを０にクリア
した、優先割り込み許可状態、（３）Ｉビット、Ｕ２ビ
ットを１にセットしたＮＭＩのみ許可状態の３状態が存
在する。ＣＰＵ１が割込みを受け付けると、Ｉビット、
Ｕ２ビットが１にセットされ、（３）状態に遷移する。
前記論理演算によって、（１），（２）の状態に遷移す
る。
（１）Ｉビットを０にクリアした、全割込み許可状態、
（２）Ｉビットを１にセット、Ｕ２ビットを０にクリア
した、優先割り込み許可状態、（３）Ｉビット、Ｕ２ビ
ットを１にセットしたＮＭＩのみ許可状態の３状態が存
在する。ＣＰＵ１が割込みを受け付けると、Ｉビット、
Ｕ２ビットが１にセットされ、（３）状態に遷移する。
前記論理演算によって、（１），（２）の状態に遷移す
る。
【００３３】リセット後は、Ｕ２Ｃビットが０にクリア
されているため、初期化プログラムが必要である。かか
る初期化プログラムは次の様に記述できる。なお、ＩＮ
ＩＴはＩＰＲの初期設定値である。＃はイミディエイト
データ（即値）を、Ｈ’は１６進数を示す。 ＯＲＣ ＃Ｈ’４０，ＣＣＲ ＭＯＶ．Ｂ ＃ＩＮＩＴ，Ｒ０Ｌ ＭＯＶ．Ｂ Ｒ０Ｌ，＠ＩＰＲ ＢＳＥＴ ＃７，＠ＩＣＲ
されているため、初期化プログラムが必要である。かか
る初期化プログラムは次の様に記述できる。なお、ＩＮ
ＩＴはＩＰＲの初期設定値である。＃はイミディエイト
データ（即値）を、Ｈ’は１６進数を示す。 ＯＲＣ ＃Ｈ’４０，ＣＣＲ ＭＯＶ．Ｂ ＃ＩＮＩＴ，Ｒ０Ｌ ＭＯＶ．Ｂ Ｒ０Ｌ，＠ＩＰＲ ＢＳＥＴ ＃７，＠ＩＣＲ
【００３４】１つの割込みを実行した後、例えば、当該
割込みの優先度によって、割込みマスクビットＩまたは
Ｕ２ビットを０にクリアすればよい。順序的な処理をす
る場合に、当該割込み処理プログラム中には特定要因の
割込み要求のみを受け付けたい場合には、ソフトウェア
によってレジスタＩＰＲの内容を退避し、前記受け付け
たい割込みに対応するレジスタＩＰＲの対応ビットを１
にセットし、そのほかのビットを０にクリアすればよ
い。その後Ｉビットを１にセットしたまま、Ｕ２ビット
を０にクリアすればよい。前記特定の割込みとしては、
例えば、タイマＡ４１、Ｂ４２のオーバフローやＳＣＩ
５の受信エラーなどの異常処理などとすることができ
る。
割込みの優先度によって、割込みマスクビットＩまたは
Ｕ２ビットを０にクリアすればよい。順序的な処理をす
る場合に、当該割込み処理プログラム中には特定要因の
割込み要求のみを受け付けたい場合には、ソフトウェア
によってレジスタＩＰＲの内容を退避し、前記受け付け
たい割込みに対応するレジスタＩＰＲの対応ビットを１
にセットし、そのほかのビットを０にクリアすればよ
い。その後Ｉビットを１にセットしたまま、Ｕ２ビット
を０にクリアすればよい。前記特定の割込みとしては、
例えば、タイマＡ４１、Ｂ４２のオーバフローやＳＣＩ
５の受信エラーなどの異常処理などとすることができ
る。
【００３５】前記プログラムは以下の様に記述できる。
ＮＥＷはＩＰＲの設定値を示す。 ＭＯＶ．Ｂ ＠ＩＰＲ，Ｒ０Ｌ ＰＵＳＨ．Ｂ Ｒ０Ｌ ＭＯＶ．Ｂ ＃ＮＥＷ，Ｒ０Ｌ ＭＯＶ．Ｂ Ｒ０Ｌ，＠ＩＰＲ ＡＮＤＣ ＃Ｈ’ＢＦ，ＣＣＲ （割込み処理プログラム） ＰＯＰ．Ｂ Ｒ０Ｌ ＭＯＶ．Ｂ Ｒ０Ｌ，＠ＩＰＲ ＲＴＥ
ＮＥＷはＩＰＲの設定値を示す。 ＭＯＶ．Ｂ ＠ＩＰＲ，Ｒ０Ｌ ＰＵＳＨ．Ｂ Ｒ０Ｌ ＭＯＶ．Ｂ ＃ＮＥＷ，Ｒ０Ｌ ＭＯＶ．Ｂ Ｒ０Ｌ，＠ＩＰＲ ＡＮＤＣ ＃Ｈ’ＢＦ，ＣＣＲ （割込み処理プログラム） ＰＯＰ．Ｂ Ｒ０Ｌ ＭＯＶ．Ｂ Ｒ０Ｌ，＠ＩＰＲ ＲＴＥ
【００３６】このプログラム記述において先ず、割込み
例外処理終了後の先頭で、レジスタＩＰＲの内容を汎用
レジスタＲ０Ｌを経由して、スタック領域に退避する。
その後、新しいレジスタＩＰＲの設定値を汎用レジスタ
Ｒ０Ｌを経由して、レジスタＩＰＲに設定する。ここま
では、Ｉビット、Ｕ２ビットは割込み例外処理によって
１にセットされたままであり、ＮＭＩ割込み以外の割込
みは受け付けない。新しい優先割込みを設定した後、Ｕ
２ビットを０にクリアして、前記割込みを許可状態にす
る。割込み処理プログラムの実行中は、前記許可状態の
割込みと、ＮＭＩ割込みのみが受付可能にされる。所定
の割込み処理を終了した後、前記退避したレジスタＩＰ
Ｒの内容を汎用レジスタＲ０Ｌを経由してレジスタＩＰ
Ｒに復帰する。ＲＴＥ命令の実行によって割込み例外処
理以前に実行中のプログラムに戻る。コンディションコ
ードレジスタＣＣＲの内容はＲＴＥ命令の実行によっ
て、割込み処理以前の内容に復帰される。
例外処理終了後の先頭で、レジスタＩＰＲの内容を汎用
レジスタＲ０Ｌを経由して、スタック領域に退避する。
その後、新しいレジスタＩＰＲの設定値を汎用レジスタ
Ｒ０Ｌを経由して、レジスタＩＰＲに設定する。ここま
では、Ｉビット、Ｕ２ビットは割込み例外処理によって
１にセットされたままであり、ＮＭＩ割込み以外の割込
みは受け付けない。新しい優先割込みを設定した後、Ｕ
２ビットを０にクリアして、前記割込みを許可状態にす
る。割込み処理プログラムの実行中は、前記許可状態の
割込みと、ＮＭＩ割込みのみが受付可能にされる。所定
の割込み処理を終了した後、前記退避したレジスタＩＰ
Ｒの内容を汎用レジスタＲ０Ｌを経由してレジスタＩＰ
Ｒに復帰する。ＲＴＥ命令の実行によって割込み例外処
理以前に実行中のプログラムに戻る。コンディションコ
ードレジスタＣＣＲの内容はＲＴＥ命令の実行によっ
て、割込み処理以前の内容に復帰される。
【００３７】図８には割込みマスクビットを１ビットの
み有する前記公知のシングルチップマイクロコンピュー
タに基づいて作成したソフトウェアあるいはプログラム
を本実施例のシングルチップマイクロコンピュータ１０
０に移植する場合のプログラム例が示される。
み有する前記公知のシングルチップマイクロコンピュー
タに基づいて作成したソフトウェアあるいはプログラム
を本実施例のシングルチップマイクロコンピュータ１０
０に移植する場合のプログラム例が示される。
【００３８】移植の元になるモジュール化されたソフト
ウェアあるいはプログラムの各部分は変更の必要がな
く、割込み処理プログラムの先頭に前記プログラム例の
前半部を、そして最後に後半部を挿入すればよい。かか
る変更は割込み処理プログラムのほかソフトウェアある
いはプログラム各モジュールについて容易に行うことが
ができる。
ウェアあるいはプログラムの各部分は変更の必要がな
く、割込み処理プログラムの先頭に前記プログラム例の
前半部を、そして最後に後半部を挿入すればよい。かか
る変更は割込み処理プログラムのほかソフトウェアある
いはプログラム各モジュールについて容易に行うことが
ができる。
【００３９】かかる移植によってプログラム容量が増加
するが、これはシングルチップマイクロコンピュータの
全体的なプログラム容量、例えば１６ｋバイトに比べて
小さく、大きな問題とはならないと考えられる。また、
前記の様に、ある割込み処理中に、一部の割込みは受付
可能とし、その他は保留とするために、独立したアドレ
スに配置されている許可ビットを退避した後、受付可能
とするビットを１にセットし、保留とすべきビットは０
にクリアし、さらに、割込み処理の最後に退避した許可
ビットを回復する操作を行なっているような場合には、
かかるプログラムを削除でき、全体的なプログラム容量
は減少する。
するが、これはシングルチップマイクロコンピュータの
全体的なプログラム容量、例えば１６ｋバイトに比べて
小さく、大きな問題とはならないと考えられる。また、
前記の様に、ある割込み処理中に、一部の割込みは受付
可能とし、その他は保留とするために、独立したアドレ
スに配置されている許可ビットを退避した後、受付可能
とするビットを１にセットし、保留とすべきビットは０
にクリアし、さらに、割込み処理の最後に退避した許可
ビットを回復する操作を行なっているような場合には、
かかるプログラムを削除でき、全体的なプログラム容量
は減少する。
【００４０】図９には割込み制御回路８に含まれる優先
順位判定回路の具体的な一例が示される。
順位判定回路の具体的な一例が示される。
【００４１】図９においてＮＭＩ、ＴＲＡＰ０〜３、Ｉ
ＲＱ０〜ＩＲＱ７、ＴＡＩＣ０〜３、ＴＡＣＭ０、ＴＡ
ＣＭ１、ＴＡＯＶ、ＴＢＣＭ０〜１、ＴＢＯＶ、ＳＲＥ
ＮＤ、ＳＴＥＮＤ、ＳＥＲＲ、ＡＤＥＮＤの夫々は前記
第５及び図６で説明した割込み種別に対応される信号で
ある。ＶＥＣ０〜ＶＥＣ５は図１の８４に対応されるベ
クタ番号である。図９の回路ブロックＡの詳細な一例は
図１０に示され、図９の回路ブロックＢの詳細な一例は
図１１に示され、図９の回路ブロックＣの詳細な一例は
図１２に示される。図１０〜図１２において、Ｉ０〜Ｉ
７はＮＭＩ等の割込み信号の入力端子を意味する。図１
０〜図１２の夫々における出力Ｖ０〜Ｖ２は入力端子Ｉ
０〜Ｉ７の何れから入力された割込みが受け付けられる
かを示す３ビットの信号である。各ブロックから出力さ
れる前記信号Ｖ０〜Ｖ２は図９に示される論理和回路８
０１〜８０３を介して前記ＶＥＣ０〜ＶＥＣ２とされ
る。前記信号Ｖ３はその信号がどのブロックからの信号
であるかを識別するための信号とされる。各ブロックか
ら出力される信号Ｖ３によって図９のＶＥＣ３，ＶＥＣ
４，ＶＥＣ５が形成される。
ＲＱ０〜ＩＲＱ７、ＴＡＩＣ０〜３、ＴＡＣＭ０、ＴＡ
ＣＭ１、ＴＡＯＶ、ＴＢＣＭ０〜１、ＴＢＯＶ、ＳＲＥ
ＮＤ、ＳＴＥＮＤ、ＳＥＲＲ、ＡＤＥＮＤの夫々は前記
第５及び図６で説明した割込み種別に対応される信号で
ある。ＶＥＣ０〜ＶＥＣ５は図１の８４に対応されるベ
クタ番号である。図９の回路ブロックＡの詳細な一例は
図１０に示され、図９の回路ブロックＢの詳細な一例は
図１１に示され、図９の回路ブロックＣの詳細な一例は
図１２に示される。図１０〜図１２において、Ｉ０〜Ｉ
７はＮＭＩ等の割込み信号の入力端子を意味する。図１
０〜図１２の夫々における出力Ｖ０〜Ｖ２は入力端子Ｉ
０〜Ｉ７の何れから入力された割込みが受け付けられる
かを示す３ビットの信号である。各ブロックから出力さ
れる前記信号Ｖ０〜Ｖ２は図９に示される論理和回路８
０１〜８０３を介して前記ＶＥＣ０〜ＶＥＣ２とされ
る。前記信号Ｖ３はその信号がどのブロックからの信号
であるかを識別するための信号とされる。各ブロックか
ら出力される信号Ｖ３によって図９のＶＥＣ３，ＶＥＣ
４，ＶＥＣ５が形成される。
【００４２】図１０乃至図１２においてＩＥＮは上位側
ブロックから与えられる制御信号、ＯＥＮは下位側ブロ
ックへ与えられる制御信号である。制御信号ＯＥＮは、
当該ブロックの中で割込みが受付けられたときに、或は
当該ブロックの上位側回路ブロックで既に割込みが受付
けられたときに、１レベルにされて、その下位の回路ブ
ロックにおける割り込の受付けを禁止するのに用いられ
る。例えばブロックＡに供給される割込み信号が活性化
されて当該割込みが受付けられると、図１０に示される
ＯＥＮが１レベルにされ、これを順次受取る下位ブロッ
クでは信号Ｖ０〜Ｖ３が全て０レベルに強制される。な
お、上記受付けは、割込み要求信号が活性状態になり、
割込み制御回路に入力されたことを称するものである。
ブロックから与えられる制御信号、ＯＥＮは下位側ブロ
ックへ与えられる制御信号である。制御信号ＯＥＮは、
当該ブロックの中で割込みが受付けられたときに、或は
当該ブロックの上位側回路ブロックで既に割込みが受付
けられたときに、１レベルにされて、その下位の回路ブ
ロックにおける割り込の受付けを禁止するのに用いられ
る。例えばブロックＡに供給される割込み信号が活性化
されて当該割込みが受付けられると、図１０に示される
ＯＥＮが１レベルにされ、これを順次受取る下位ブロッ
クでは信号Ｖ０〜Ｖ３が全て０レベルに強制される。な
お、上記受付けは、割込み要求信号が活性状態になり、
割込み制御回路に入力されたことを称するものである。
【００４３】図１１及び図１２に示されるように、各内
蔵機能ブロックからの内部割込み信号と、入出力ポート
から送られてくる外部割込み要求信号は、レジスタＩＰ
Ｒの対応ビットとの論理積信号を生成する。図１１及び
図１２においてＯ１，Ｏ２，Ｏ３，Ｏ４，Ｏ５は、割込
み要因とこれに対応するレジスタＩＰＲのビットが共に
１レベルにされた状態に呼応して１レベルにされる。換
言すれば、レジスタＩＰＲの対応ビットによって割込み
許可された要因の割込み信号が活性化されることによっ
て１レベルにされる。ブロックＢ，Ｃから出力されるそ
れらの信号は図９に示される論理和回路８０５に供給さ
れる。この論理和回路８０５の出力は、前記ビットＵ２
Ｃと共にノアゲート８０４に供給される。図１１及び図
１２においてＩＰは図９のノアゲート８０４の出力制御
信号である。この制御信号ＩＰが１レベルのときは、ビ
ットＩＰＲ０〜ＩＰＲ７が０にされている割込み要因に
対しても受付け可能にされる。制御信号ＩＰが１レベル
の状態は、Ｕ２Ｃビットが０レベル（Ｕ２ビットはユー
ザービットとされ割込みマスクビットはＩビットだけ）
で、且つレジスタＩＰＲに１が設定されたビットに対応
する割込みが未だ発生していない状態に対応される。こ
の状態においては全ての割込み要因が受け付け可能にさ
れている。
蔵機能ブロックからの内部割込み信号と、入出力ポート
から送られてくる外部割込み要求信号は、レジスタＩＰ
Ｒの対応ビットとの論理積信号を生成する。図１１及び
図１２においてＯ１，Ｏ２，Ｏ３，Ｏ４，Ｏ５は、割込
み要因とこれに対応するレジスタＩＰＲのビットが共に
１レベルにされた状態に呼応して１レベルにされる。換
言すれば、レジスタＩＰＲの対応ビットによって割込み
許可された要因の割込み信号が活性化されることによっ
て１レベルにされる。ブロックＢ，Ｃから出力されるそ
れらの信号は図９に示される論理和回路８０５に供給さ
れる。この論理和回路８０５の出力は、前記ビットＵ２
Ｃと共にノアゲート８０４に供給される。図１１及び図
１２においてＩＰは図９のノアゲート８０４の出力制御
信号である。この制御信号ＩＰが１レベルのときは、ビ
ットＩＰＲ０〜ＩＰＲ７が０にされている割込み要因に
対しても受付け可能にされる。制御信号ＩＰが１レベル
の状態は、Ｕ２Ｃビットが０レベル（Ｕ２ビットはユー
ザービットとされ割込みマスクビットはＩビットだけ）
で、且つレジスタＩＰＲに１が設定されたビットに対応
する割込みが未だ発生していない状態に対応される。こ
の状態においては全ての割込み要因が受け付け可能にさ
れている。
【００４４】図９乃至図１２に示される回路構成におい
て、内蔵機能ブロック・入出力ポートから送られる割込
み要求信号は、対応するレジスタＩＰＲのビットとアン
ドゲート（図１１及び図１２のＡＮＤ）により論理積が
採られる。この論理積信号は、（１）Ｕ２Ｃビットが１
にセットされ、Ｉビットが１にセット、Ｕ２ビットが０
にクリアされた状態、あるいは、（２）Ｕ２Ｃビットが
０で、全ての前記論理積信号の論理和信号（論理和回路
８０５の出力）が１であれば、前記論理積信号は優先順
位判定制御に供される。前記（１）（２）以外の状態、
例えば前述したように、Ｕ２Ｃビットが０レベル（Ｕ２
ビットはユーザービットとされ割込みマスクビットはＩ
ビットだけ）で、且つレジスタＩＰＲに１が設定された
ビットに対応する割込みが未だ発生していない状態で
は、前記割込み要求信号は、前記アンドゲートＡＮＤの
出力とは無関係に直接優先順位判定に供される。前記割
込み優先順位判定では、入力された何れかの信号が１レ
ベルであれば、ＣＰＵ１に対して割込み要求と、前記１
レベルの信号のうち、ベクタ番号の最も小さい信号のベ
クタ番号を与える。なお、ＮＭＩやＴＲＡＰ命令などは
前記状態によらず、前記優先順位判定に供される。かか
る優先順位判定の更に詳細については、（株）日立製作
所平成元年６月発行の『Ｈ８／３３０ ＨＤ６４７３３
０８ ＨＤ６４３３３０８ ハードウェアマニュアル』
などを参照することができる。
て、内蔵機能ブロック・入出力ポートから送られる割込
み要求信号は、対応するレジスタＩＰＲのビットとアン
ドゲート（図１１及び図１２のＡＮＤ）により論理積が
採られる。この論理積信号は、（１）Ｕ２Ｃビットが１
にセットされ、Ｉビットが１にセット、Ｕ２ビットが０
にクリアされた状態、あるいは、（２）Ｕ２Ｃビットが
０で、全ての前記論理積信号の論理和信号（論理和回路
８０５の出力）が１であれば、前記論理積信号は優先順
位判定制御に供される。前記（１）（２）以外の状態、
例えば前述したように、Ｕ２Ｃビットが０レベル（Ｕ２
ビットはユーザービットとされ割込みマスクビットはＩ
ビットだけ）で、且つレジスタＩＰＲに１が設定された
ビットに対応する割込みが未だ発生していない状態で
は、前記割込み要求信号は、前記アンドゲートＡＮＤの
出力とは無関係に直接優先順位判定に供される。前記割
込み優先順位判定では、入力された何れかの信号が１レ
ベルであれば、ＣＰＵ１に対して割込み要求と、前記１
レベルの信号のうち、ベクタ番号の最も小さい信号のベ
クタ番号を与える。なお、ＮＭＩやＴＲＡＰ命令などは
前記状態によらず、前記優先順位判定に供される。かか
る優先順位判定の更に詳細については、（株）日立製作
所平成元年６月発行の『Ｈ８／３３０ ＨＤ６４７３３
０８ ＨＤ６４３３３０８ ハードウェアマニュアル』
などを参照することができる。
【００４５】前記論理積信号は、図１２に示されるよう
にＩＰＲが共通の複数の割込み要求信号について共通化
することができる。また、ＩＲＱ４以降はＩＰＲを４要
因単位（予約を含む）としたことにより、下位２ビット
のエンコードを独立に行い、優先順位判定は上位４ビッ
トのエンコードと下位２ビットの選択を行えばよい。こ
れによって論理的・物理的規模の増加を最小限とするこ
とができる。
にＩＰＲが共通の複数の割込み要求信号について共通化
することができる。また、ＩＲＱ４以降はＩＰＲを４要
因単位（予約を含む）としたことにより、下位２ビット
のエンコードを独立に行い、優先順位判定は上位４ビッ
トのエンコードと下位２ビットの選択を行えばよい。こ
れによって論理的・物理的規模の増加を最小限とするこ
とができる。
【００４６】図１３には前記ＣＰＵ１の割込み例外処理
のタイミング図が示される。
のタイミング図が示される。
【００４７】割込み例外処理は、ＣＰＵ１が割込みを受
け付けた時に自動的に行う過渡的な処理とされる。ま
ず、割込み処理受付時点でＣＰＵ１が命令プリフェッチ
を行っていればこれをステートＴ１で終了させた後、ス
テートＴ２、Ｔ３でＣＰＵ１内部でスタックポインタ
（Ｒ７Ｈ，Ｒ７Ｌ）のデクリメントなどの内部処理を行
ったあと、ステートＴ４〜Ｔ７でプログラムカウンタＰ
Ｃ及びコンディションコードレジスタＣＣＲをスタック
領域に退避する。ステートＴ７では割込み制御装置８の
出力するベクタ番号をＣＰＵ１内部に取り込み、さら
に、Ｉビットを１にセット、Ｕ２Ｃビットが１にセット
されている場合にはＵ２ビットも１にセットする。ステ
ートＴ８、Ｔ９で前記ベクタ番号に従ったアドレス、特
に制限はされないものの、ベクタ番号を２倍したアドレ
スから分岐先アドレスをリードする。ステートＴ１０、
Ｔ１１でこの分岐先アドレスをプログラムカウンタＰＣ
に取り込み、ステートＴ１２以降では、分岐先アドレス
から割込み処理プログラムを順次リードする。ステート
Ｔ１４で割込み例外処理を終了し、その後は割込み処理
プログラムの先頭命令を実行する。
け付けた時に自動的に行う過渡的な処理とされる。ま
ず、割込み処理受付時点でＣＰＵ１が命令プリフェッチ
を行っていればこれをステートＴ１で終了させた後、ス
テートＴ２、Ｔ３でＣＰＵ１内部でスタックポインタ
（Ｒ７Ｈ，Ｒ７Ｌ）のデクリメントなどの内部処理を行
ったあと、ステートＴ４〜Ｔ７でプログラムカウンタＰ
Ｃ及びコンディションコードレジスタＣＣＲをスタック
領域に退避する。ステートＴ７では割込み制御装置８の
出力するベクタ番号をＣＰＵ１内部に取り込み、さら
に、Ｉビットを１にセット、Ｕ２Ｃビットが１にセット
されている場合にはＵ２ビットも１にセットする。ステ
ートＴ８、Ｔ９で前記ベクタ番号に従ったアドレス、特
に制限はされないものの、ベクタ番号を２倍したアドレ
スから分岐先アドレスをリードする。ステートＴ１０、
Ｔ１１でこの分岐先アドレスをプログラムカウンタＰＣ
に取り込み、ステートＴ１２以降では、分岐先アドレス
から割込み処理プログラムを順次リードする。ステート
Ｔ１４で割込み例外処理を終了し、その後は割込み処理
プログラムの先頭命令を実行する。
【００４８】図１４には前記ＣＰＵ１の一実施例ブロッ
ク図が示される。
ク図が示される。
【００４９】ＣＰＵ１は命令レジスタＩＲ、制御部ＣＯ
ＮＴ、データバッファＤＢ（ＤＢＬ，ＤＢＨ）、アドレ
スバッファＡＢ（ＡＢＬ，ＡＢＨ）、算術論理演算器Ａ
ＬＵ（ＡＬＵＬ，ＡＬＵＨ）、汎用レジスタＲ０Ｈ〜Ｒ
７Ｈ、Ｒ０Ｌ〜Ｒ７Ｌ、プログラムカウンタＰＣ（ＰＣ
Ｌ，ＰＣＨ）、コンディションコードレジスタＣＣＲか
ら構成される。命令レジスタＩＲ及びデータバッファＤ
Ｂは内部データバスＨ，Ｌに、アドレスバッファＡＢは
内部アドレスバスＨ，Ｌに接続され、さらに制御部ＣＯ
ＮＴはリード信号及びライト信号などを出力する。デー
タバッファＤＢ、アドレスバッファＡＢ、算術論理演算
器ＡＬＵ、汎用レジスタＲ０Ｈ〜Ｒ７Ｈ，Ｒ０Ｌ〜Ｒ７
Ｌ、プログラムカウンタＰＣ、コンディションコードレ
ジスタＣＣＲは、ＣＰＵ１の内部バスＡ、Ｂ、Ｃで相互
に接続されている。ＣＰＵ１の詳細な内部構成は本発明
と直接の関係はないので更に詳細な説明は省略する。
ＮＴ、データバッファＤＢ（ＤＢＬ，ＤＢＨ）、アドレ
スバッファＡＢ（ＡＢＬ，ＡＢＨ）、算術論理演算器Ａ
ＬＵ（ＡＬＵＬ，ＡＬＵＨ）、汎用レジスタＲ０Ｈ〜Ｒ
７Ｈ、Ｒ０Ｌ〜Ｒ７Ｌ、プログラムカウンタＰＣ（ＰＣ
Ｌ，ＰＣＨ）、コンディションコードレジスタＣＣＲか
ら構成される。命令レジスタＩＲ及びデータバッファＤ
Ｂは内部データバスＨ，Ｌに、アドレスバッファＡＢは
内部アドレスバスＨ，Ｌに接続され、さらに制御部ＣＯ
ＮＴはリード信号及びライト信号などを出力する。デー
タバッファＤＢ、アドレスバッファＡＢ、算術論理演算
器ＡＬＵ、汎用レジスタＲ０Ｈ〜Ｒ７Ｈ，Ｒ０Ｌ〜Ｒ７
Ｌ、プログラムカウンタＰＣ、コンディションコードレ
ジスタＣＣＲは、ＣＰＵ１の内部バスＡ、Ｂ、Ｃで相互
に接続されている。ＣＰＵ１の詳細な内部構成は本発明
と直接の関係はないので更に詳細な説明は省略する。
【００５０】図１５にはＣＰＵ１のコンディションコー
ドレジスタＣＣＲのＩビット及びＵ２ビットの具体的な
一例回路が示される。
ドレジスタＣＣＲのＩビット及びＵ２ビットの具体的な
一例回路が示される。
【００５１】前記コンディションコードレジスタＣＣＲ
はＣバスからのデータ入力、Ａバス・Ｂバスへのデータ
出力が、前記制御部ＣＯＮＴの出力する制御信号ＡＣ，
ＢＣ，ＣＣによってシステムクロックφが０レベルの期
間に行われる（同図に示される記号＊はこれが付されて
いない信号に対して位相反転された信号であることを意
味する）。さらに前記制御部ＣＯＮＴは割込み例外処理
のステートＴ７にではＩビットセット信号ＩＳＥＴが出
力され、システムクロックφが０レベルの期間にＰチャ
ネル型ＭＯＳトランジスタＱ１によって、Ｉビットが１
にセットされる。Ｕ２Ｃビットが１にセットされていれ
ば、前記Ｉビットセット信号ＩＳＥＴとＵ２Ｃビットの
出力と論理積信号によって、システムクロックφが０レ
ベルの期間にＰチャネル型ＭＯＳトランジスタＱ２によ
って、Ｕ２ビットが１にセットされる。
はＣバスからのデータ入力、Ａバス・Ｂバスへのデータ
出力が、前記制御部ＣＯＮＴの出力する制御信号ＡＣ，
ＢＣ，ＣＣによってシステムクロックφが０レベルの期
間に行われる（同図に示される記号＊はこれが付されて
いない信号に対して位相反転された信号であることを意
味する）。さらに前記制御部ＣＯＮＴは割込み例外処理
のステートＴ７にではＩビットセット信号ＩＳＥＴが出
力され、システムクロックφが０レベルの期間にＰチャ
ネル型ＭＯＳトランジスタＱ１によって、Ｉビットが１
にセットされる。Ｕ２Ｃビットが１にセットされていれ
ば、前記Ｉビットセット信号ＩＳＥＴとＵ２Ｃビットの
出力と論理積信号によって、システムクロックφが０レ
ベルの期間にＰチャネル型ＭＯＳトランジスタＱ２によ
って、Ｕ２ビットが１にセットされる。
【００５２】上記実施例によれば以下の効果を得るもの
である。 （１）Ｕ２ビットを選択的に割込みマスクビットとして
利用可能にすることにより、物理的並びに論理的な規模
の増大を最小限としながら割込み処理の効率化若しくは
高機能化を実現することができる。 （２）Ｕ２ビットに対して割込みマスクビットとしての
選択を行わない場合には、ユーザビットとしての利用を
担保することができるから、ユーザビットを用いること
によってソフトウェアの管理の容易化並びにその実行効
率の向上を図ることも可能である。 （３）コンディションコードレジスタＣＣＲのＵ２ビッ
トを、割込みマスクビットとして使用するか、ユーザビ
ットとして使用するかは、ソフトウェアあるいはハード
ウェアの都合によって選択できるから、ソフトウェア実
行効率を保持しつつ割込み処理の効率化を容易に実現で
きる。 （４）コンディションコードレジスタＣＣＲのＵ２ビッ
トを割込みマスクビットとして使用するか、ユーザビッ
トとして使用するかを設定するＵ２ＣビットをＣＰＵ１
の外部に有することにより、割込みマスクビットを１ビ
ットのみ有するＣＰＵの動作プログラムをほとんど変更
することなく容易に流用できる。 （５）レジスタＩＰＲの設定内容に応じて割込みを一部
許可する状態を実現できるので、各種割込み処理状態に
応じて柔軟に対応できる。 （６）割込み優先度を指定する前記レジスタＩＰＲを単
位レジスタとしての１レジスタとするから、斯るレジス
タＩＰＲの退避・復帰を容易に行うことができ、優先度
の変更を効率的に行うことができる。 （７）ＣＰＵ並びにマイクロコンピュータの論理的・物
理的な規模の増加を最小限としつつ、ソフトウェアの実
行効率を向上することができる。
である。 （１）Ｕ２ビットを選択的に割込みマスクビットとして
利用可能にすることにより、物理的並びに論理的な規模
の増大を最小限としながら割込み処理の効率化若しくは
高機能化を実現することができる。 （２）Ｕ２ビットに対して割込みマスクビットとしての
選択を行わない場合には、ユーザビットとしての利用を
担保することができるから、ユーザビットを用いること
によってソフトウェアの管理の容易化並びにその実行効
率の向上を図ることも可能である。 （３）コンディションコードレジスタＣＣＲのＵ２ビッ
トを、割込みマスクビットとして使用するか、ユーザビ
ットとして使用するかは、ソフトウェアあるいはハード
ウェアの都合によって選択できるから、ソフトウェア実
行効率を保持しつつ割込み処理の効率化を容易に実現で
きる。 （４）コンディションコードレジスタＣＣＲのＵ２ビッ
トを割込みマスクビットとして使用するか、ユーザビッ
トとして使用するかを設定するＵ２ＣビットをＣＰＵ１
の外部に有することにより、割込みマスクビットを１ビ
ットのみ有するＣＰＵの動作プログラムをほとんど変更
することなく容易に流用できる。 （５）レジスタＩＰＲの設定内容に応じて割込みを一部
許可する状態を実現できるので、各種割込み処理状態に
応じて柔軟に対応できる。 （６）割込み優先度を指定する前記レジスタＩＰＲを単
位レジスタとしての１レジスタとするから、斯るレジス
タＩＰＲの退避・復帰を容易に行うことができ、優先度
の変更を効率的に行うことができる。 （７）ＣＰＵ並びにマイクロコンピュータの論理的・物
理的な規模の増加を最小限としつつ、ソフトウェアの実
行効率を向上することができる。
【００５３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００５４】例えば、内蔵される機能ブロック、割込み
要因の数・種類、ＩＰＲのビット数などについては何ら
限定されない。ＩＰＲは２バイト（１ワード）とするこ
ともできる。ＣＰＵがワードサイズ命令を実行可能であ
れば、前記命令のデータサイズをバイトからワードに変
更するだけで良い。ＩＰＲがＣＰＵの扱える１データ単
位であればよい。但し、例えば、３バイト以上のよう
に、前記１データ単位を超えることは、ＣＰＵがＩＰＲ
全体を一括して扱うことができず、得策ではない。割込
み制御回路あるいはＣＰＵの具体的な回路例などは上記
実施例に限定されず、その他種々変更可能である。ま
た、ＣＰＵのレジスタ構成・割込み制御回路のレジスタ
構成などは上記実施例に限定されない。例えば、Ｕ２Ｃ
ビットは、ほかの制御ビットと同一のレジスタに含める
ことができる。
要因の数・種類、ＩＰＲのビット数などについては何ら
限定されない。ＩＰＲは２バイト（１ワード）とするこ
ともできる。ＣＰＵがワードサイズ命令を実行可能であ
れば、前記命令のデータサイズをバイトからワードに変
更するだけで良い。ＩＰＲがＣＰＵの扱える１データ単
位であればよい。但し、例えば、３バイト以上のよう
に、前記１データ単位を超えることは、ＣＰＵがＩＰＲ
全体を一括して扱うことができず、得策ではない。割込
み制御回路あるいはＣＰＵの具体的な回路例などは上記
実施例に限定されず、その他種々変更可能である。ま
た、ＣＰＵのレジスタ構成・割込み制御回路のレジスタ
構成などは上記実施例に限定されない。例えば、Ｕ２Ｃ
ビットは、ほかの制御ビットと同一のレジスタに含める
ことができる。
【００５５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
その他半導体集積回路装置化されたデータ処理装置にも
広く適用可能である。本発明は少なくとも複数の事象が
発生したときに調停を行なう機能を有する条件のデータ
処理装置に適用することができる。
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
その他半導体集積回路装置化されたデータ処理装置にも
広く適用可能である。本発明は少なくとも複数の事象が
発生したときに調停を行なう機能を有する条件のデータ
処理装置に適用することができる。
【００５６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５７】すなわち、コンディションコードレジスタ
のようなレジスタ手段の所定のビットを、割込みマスク
ビットとして使用するか、ユーザビットとして使用する
かを選択する指定手段を設け、ソフトウェアあるいはハ
ードウェアの都合によってそれを選択可能にしたから、
ソフトウェアの実行効率を保持しつつ、かつ、物理的・
論理的な規模の増加を最小限としながら割込み処理の効
率化を実現したデータ処理装置を得ることができる。
のようなレジスタ手段の所定のビットを、割込みマスク
ビットとして使用するか、ユーザビットとして使用する
かを選択する指定手段を設け、ソフトウェアあるいはハ
ードウェアの都合によってそれを選択可能にしたから、
ソフトウェアの実行効率を保持しつつ、かつ、物理的・
論理的な規模の増加を最小限としながら割込み処理の効
率化を実現したデータ処理装置を得ることができる。
【００５８】Ｕ２Ｃビットのような前記指定手段をＣＰ
Ｕの外部に設けることにより、割込みマスクビットを１
ビットのみ有するＣＰＵの動作プログラムをほとんど変
更することなく容易に流用できる。
Ｕの外部に設けることにより、割込みマスクビットを１
ビットのみ有するＣＰＵの動作プログラムをほとんど変
更することなく容易に流用できる。
【００５９】レジスタＩＰＲのように複数のビットを有
する一単位のレジスタ手段であって、そのレジスタ手段
の１ビットが単数または複数の割込み要因に対応される
割込み優先指定レジスタを設け、斯る割込み優先指定レ
ジスタの設定内容に応じて割込みを一部許可する状態を
実現することにより、各種割込み処理状況に柔軟に対応
できる。
する一単位のレジスタ手段であって、そのレジスタ手段
の１ビットが単数または複数の割込み要因に対応される
割込み優先指定レジスタを設け、斯る割込み優先指定レ
ジスタの設定内容に応じて割込みを一部許可する状態を
実現することにより、各種割込み処理状況に柔軟に対応
できる。
【００６０】ＩＰＲのような割込み優先指定レジスタ
を、単位レジスタとしての１レジスタとすることによ
り、斯るレジスタの退避・復帰を容易に行うことがで
き、優先度の変更を効率的に行うことができる。
を、単位レジスタとしての１レジスタとすることによ
り、斯るレジスタの退避・復帰を容易に行うことがで
き、優先度の変更を効率的に行うことができる。
【図１】本発明の一実施例が適用されるシングルチップ
マイクロコンピュータのブロック図である。
マイクロコンピュータのブロック図である。
【図２】本発明に係るデータ処理装置の一実施例である
ＣＰＵのレジスタ構成説明図である。
ＣＰＵのレジスタ構成説明図である。
【図３】本発明に用いられた割込み制御回路のレジスタ
構成である。
構成である。
【図４】割込み許可状態を示す説明図である。
【図５】シングルチップマイクロコンピュータの割込み
要因の第１の説明図である。
要因の第１の説明図である。
【図６】図５の内容に続くシングルチップマイクロコン
ピュータの割込み要因の第２の説明図である。
ピュータの割込み要因の第２の説明図である。
【図７】割込み許可状態の遷移図である。
【図８】本発明を適用したＣＰＵのためのプログラム移
植方法の一例説明図である。
植方法の一例説明図である。
【図９】割込み制御回路に含まれる優先順位判定回路の
全体説明図である。
全体説明図である。
【図１０】図９に示される回路ブロックＡの詳細な一例
回路図である。
回路図である。
【図１１】図９に示される回路ブロックＢの詳細な一例
回路図である。
回路図である。
【図１２】図９に示される回路ブロックＣの詳細な一例
回路図である。
回路図である。
【図１３】ＣＰＵによる割込み例外処理の一例タイミン
グチャートである。
グチャートである。
【図１４】ＣＰＵの一例ブロック図である。
【図１５】ＣＰＵのコンディションコードレジスタの具
体的な一例回路図である。
体的な一例回路図である。
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４１ タイマＡ ４２ タイマＢ ５ ＳＣＩ ６ Ａ／Ｄ変換器 ８ 割込み制御回路 ８１ 内部割込み信号 ８２ 外部割込み信号 ８３ 割込み要求 ８４ ベクタ番号 ８５ 制御信号（ＵＣ２） ＣＣＲ コンディションコードレジスタ Ｉ 割込みマスクビット Ｕ２ 割込みマスクビットとして利用可能なユーザ
ビット Ｕ１ ユーザビット ＩＣＲ 割込み制御レジスタ ＵＣ２ Ｕ２ビットの利用態様指定ビット ＩＰＲ 割込み制御レジスタ ＩＰＲ０〜ＩＰＲ７ 許可ビット
ビット Ｕ１ ユーザビット ＩＣＲ 割込み制御レジスタ ＵＣ２ Ｕ２ビットの利用態様指定ビット ＩＰＲ 割込み制御レジスタ ＩＰＲ０〜ＩＰＲ７ 許可ビット
Claims (13)
- 【請求項１】 第１の制御ビット及び第２の制御ビット
を有し、第１の割込み要求信号と割込み識別信号とに応
答して前記割込み識別信号が示す割り込み処理を行う中
央処理装置と、 前記第２の制御ビットに割込みマスク機能を選択的に指
定する第１の指定手段と、複数の割込み要因に夫々対応
する複数の第２の割込み要求信号と、前記第１の制御ビ
ットの状態と、前記第２の制御ビットの状態と、に基づ
いて中央処理装置に対する割込み要求制御を行う割込み
制御手段と、を有し、 前記割込み制御手段は、前記第１の指定手段が第１の指
定状態を示すとき、前記第１の制御ビットと第２の制御
ビットとの状態に基づいて前記複数の第２の割込み要求
信号の内の少なくとも一つの割込み要求信号を受け付け
るかマスクし、前記第１の指定手段が第１の指定状態と
は異なる状態を示すとき、前記第１の制御ビットの状態
に基づいて前記複数の第２の割込み要求信号の内の少な
くとも一つの割込み要求信号を受け付けるかマスクし、
受け付けた一つの第２の割込み信号に対応する割込み識
別信号と前記第１の割込み要求信号を前記中央処理装置
に出力するものであることを特徴とするデータ処理装
置。 - 【請求項２】 前記第１の指定手段が第１の指定状態と
は異なる状態を示すとき、前記第２の制御ビットの状態
は前記中央処理装置によって実行される所定の命令のみ
に従って変化されるものであることを特徴とする請求項
１記載のデータ処理装置。 - 【請求項３】 前記第１の指定手段は、前記中央処理装
置によって実行される所定の命令に従ってその状態が決
定されるものであることを特徴とする請求項１記載のデ
ータ処理装置。 - 【請求項４】 前記第１の指定手段は、前記中央処理装
置のアドレス空間に配置されて成るものであることを特
徴とする請求項３記載のデータ処理装置。 - 【請求項５】 前記割込み制御手段は、前記第１の指定
手段が第１の指定状態を示すとき、 前記第１の制御ビットが第１の状態であることに応答し
て前記複数の第２の割込み要求信号の全てをマスクせず
に受け付け、 前記第１の制御ビットが第２の状態であって前記第２の
制御ビットが第３の状態であることに応答して前記複数
の第２の割込み要求信号の内の一部を受け付け、残りの
第２の割込み要求信号をマスクし、 前記第１の制御ビットが第２の状態であって前記第２の
制御ビットが第４の状態であることに応答して前記複数
の第２の割込み要求信号の全てをマスクするものである
ことを特徴とする請求項１記載のデータ処理装置。 - 【請求項６】 前記複数の第２の割込み要求信号の内の
一部を指定する第２の指定手段を更に有して成るもので
あることを特徴とする請求項５記載のデータ処理装置。 - 【請求項７】 前記第２の指定手段は前記中央処理装置
によって実行する所定の命令に従って前記複数の第２の
割込み要求信号の内の一部を指定するものであることを
特徴とする請求項６記載のデータ処理装置。 - 【請求項８】 前記第２の指定手段は複数の第３の制御
ビットを有し、 前記複数の第３の制御ビットの各々は前記複数の第２の
割込み要求信号の内の一つの信号に対応付けられてセッ
トされ、 前記複数の第２の割込み要求信号の各々は前記複数の第
３の制御ビットの内の一つに対応付けられ、 前記複数の第３の制御ビットの各々が第１の状態にある
場合、前記第３の制御ビットに対応付けられて設定され
ていた一つ以上の信号は前記受け付けられた第２の割込
み要求信号のグループに含まれ、 前記複数の第３の制御ビットの各々が第２の状態にある
場合、前記第３の制御ビットに対応付けられて設定され
ていた一つ以上の信号は前記マスクされた第２の割込み
要求信号のグループに含まれるものであることを特徴と
する請求項６記載のデータ処理装置。 - 【請求項９】 前記複数の第３の制御ビットの状態は、
前記中央処理装置により実行される所定の命令に従って
変化されるものであることを特徴とする請求項８記載の
データ処理装置。 - 【請求項１０】 前記第１の指定手段が第１の指定状態
とは異なる状態を示すとき、前記割込み制御手段は、前
記第１の制御ビットの第１の状態に応答して前記複数の
第２の割込み要求信号の全てを受け付け、前記第１の制
御ビットの第２の状態に応答して前記複数の第２の割込
み要求信号の全てをマスクするものであることを特徴と
する請求項１記載のデータ処理装置。 - 【請求項１１】 前記割込み制御手段は、前記第１及び
第２の制御ビットの状態に拘わらず第３の割込み要求信
号を受け付け可能であることを特徴とする請求項１記載
のデータ処理装置。 - 【請求項１２】 前記中央処理装置はコンディションコ
ードレジスタを有し、前記コンディションコードレジス
タは前記第１及び第２の制御ビットを有すものであるこ
とを特徴とする請求項１記載のデータ処理装置。 - 【請求項１３】 第１の制御ビット及び第２の制御ビッ
トを有し、第１の割込み要求信号と割込み識別信号とに
応答して前記割込み識別信号が示す割り込み処理を行う
中央処理装置と、 前記中央処理装置が第１の指定状態に有るか否かを指定
する第１の指定手段と、複数の割込み要因に夫々対応す
る複数の第２の割込み要求信号と、前記第１の制御ビッ
トの状態と、前記第２の制御ビットの状態と、に基づい
て中央処理装置に対する割込み要求制御を行う割込み制
御手段と、を有し、 前記割込み制御手段は、前記第１の指定手段が第１の指
定状態を示すとき、前記第１の制御ビットが第１の状態
であることに応答して前記複数の第２の割込み要求信号
の全てをマスクせずに受け付け、前記第１の制御ビット
が第２の状態であって前記第２の制御ビットが第３の状
態であることに応答して前記複数の第２の割込み要求信
号の一部を受け付け残りの第２の割込み要求信号をマス
クし、前記第１の制御ビットが第２の状態であって前記
第２の制御ビットが第４の状態であることに応答して前
記複数の第２の割込み要求信号の全てをマスクし、ま
た、前記第１の指定手段が第１の指定状態とは異なる状
態を示すとき、前記第１の制御ビットの状態に基づいて
前記複数の第２の割込み要求信号の内の少なくとも一つ
の割込み要求信号を受け付けるかマスクするものである
ことを特徴とするデータ処理装置。
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| JPH0895798A (ja) * | 1994-09-29 | 1996-04-12 | Fujitsu Ltd | データ処理装置 |
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| US6170033B1 (en) * | 1997-09-30 | 2001-01-02 | Intel Corporation | Forwarding causes of non-maskable interrupts to the interrupt handler |
| US5987559A (en) * | 1998-02-02 | 1999-11-16 | Texas Instruments Incorporated | Data processor with protected non-maskable interrupt |
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| US7020788B2 (en) | 2001-06-01 | 2006-03-28 | Microchip Technology Incorporated | Reduced power option |
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| US6985986B2 (en) * | 2001-06-01 | 2006-01-10 | Microchip Technology Incorporated | Variable cycle interrupt disabling |
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|---|---|---|---|---|
| US3611312A (en) * | 1969-08-21 | 1971-10-05 | Burroughs Corp | Method and apparatus for establishing states in a data-processing system |
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| US4250546A (en) * | 1978-07-31 | 1981-02-10 | Motorola, Inc. | Fast interrupt method |
| JPS58225441A (ja) * | 1982-06-24 | 1983-12-27 | Panafacom Ltd | 割込み制御方式 |
| US4825358A (en) * | 1985-04-10 | 1989-04-25 | Microsoft Corporation | Method and operating system for executing programs in a multi-mode microprocessor |
| US4779195A (en) * | 1985-06-28 | 1988-10-18 | Hewlett-Packard Company | Interrupt system using masking register in processor for selectively establishing device eligibility to interrupt a particular processor |
| JPS62243058A (ja) * | 1986-04-15 | 1987-10-23 | Fanuc Ltd | マルチプロセツサシステムの割込制御方法 |
| EP0266800B1 (en) * | 1986-11-07 | 1995-03-15 | Nec Corporation | Data processor having different interrupt processing modes |
| JPS63238630A (ja) * | 1987-03-26 | 1988-10-04 | Toshiba Corp | マイクロプロセツサの割込み制御装置 |
| JPH01236327A (ja) * | 1988-03-16 | 1989-09-21 | Fujitsu Ltd | 割込みマスク制御方法 |
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| US5291603A (en) * | 1991-03-14 | 1994-03-01 | Westinghouse Electric Corp. | Microprocessor system with multiple interrupts masked for use in electronic control or monitoring of various solid-state products |
| JP3176093B2 (ja) * | 1991-09-05 | 2001-06-11 | 日本電気株式会社 | マイクロプロセッサの割込み制御装置 |
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