JP3231416B2 - 演算回路、及びこれを用いたデータプロセッサ - Google Patents
演算回路、及びこれを用いたデータプロセッサInfo
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Description
【０００１】
【産業上の利用分野】本発明は、演算回路における条件
判定の高速化を図る技術に関し、例えばマイクロプロセ
ッサ若しくはマイクロコンピュータなどのデータプロセ
ッサに含まれる算術演算回路や論理演算回路に適用して
有効な技術に関する。
判定の高速化を図る技術に関し、例えばマイクロプロセ
ッサ若しくはマイクロコンピュータなどのデータプロセ
ッサに含まれる算術演算回路や論理演算回路に適用して
有効な技術に関する。
【０００２】
【従来の技術】データプロセッサのような論理ＬＳＩに
用いられる算術論理演算回路において、その演算結果に
対して条件判定が行われる。この条件判定とは、演算結
果が全てゼロであるかどうか、桁あふれが生じているか
どうかなどの判定である。この条件判定を行うために
は、算術演算または論理演算の結果が出そろってから条
件判定回路で処理を行うことができる。図６には例えば
上位４ビット分に着目した場合に当該４ビット全部がゼ
ロであるかを判定する回路例が示される。同図において
Ｌ００〜Ｌ０３は下位側からの桁上がりがある場合にお
ける演算結果であり、Ｆ００〜Ｆ０３は下位側からの桁
上がりがない場合における演算結果である。双方の演算
結果は、下位側からの桁上がりのあることを示す桁上り
信号（キャリー）Ｃ０４によって、選択回路（ＳＥＬ）
で何れか一方が選択されて最終演算結果Ｚ００〜Ｚ０３
とされる。このとき、最終演算結果Ｚ００〜Ｚ０３の全
ビットがゼロであるか否かは、それらの反転信号を４入
力とするアンドゲート１００によって判定され、アンド
ゲート１００の出力ＡＺが判定結果信号として出力され
る。
用いられる算術論理演算回路において、その演算結果に
対して条件判定が行われる。この条件判定とは、演算結
果が全てゼロであるかどうか、桁あふれが生じているか
どうかなどの判定である。この条件判定を行うために
は、算術演算または論理演算の結果が出そろってから条
件判定回路で処理を行うことができる。図６には例えば
上位４ビット分に着目した場合に当該４ビット全部がゼ
ロであるかを判定する回路例が示される。同図において
Ｌ００〜Ｌ０３は下位側からの桁上がりがある場合にお
ける演算結果であり、Ｆ００〜Ｆ０３は下位側からの桁
上がりがない場合における演算結果である。双方の演算
結果は、下位側からの桁上がりのあることを示す桁上り
信号（キャリー）Ｃ０４によって、選択回路（ＳＥＬ）
で何れか一方が選択されて最終演算結果Ｚ００〜Ｚ０３
とされる。このとき、最終演算結果Ｚ００〜Ｚ０３の全
ビットがゼロであるか否かは、それらの反転信号を４入
力とするアンドゲート１００によって判定され、アンド
ゲート１００の出力ＡＺが判定結果信号として出力され
る。
【０００３】
【発明が解決しようとする課題】しかしながら、図６に
示されるような回路構成は、アンドゲート１００のよう
な条件判定回路は演算結果を選択する回路ＳＥＬの出力
に直列に接続されているため、選択回路ＳＥＬの出力を
決定するための桁上げ信号Ｃ０４のような信号が確定さ
れなければ判定動作を開始することができず、条件判定
の高速化を図るには、条件判定回路はもとより桁上げ信
号のような信号の生成論理をも高速動作できるようにし
なければならない。
示されるような回路構成は、アンドゲート１００のよう
な条件判定回路は演算結果を選択する回路ＳＥＬの出力
に直列に接続されているため、選択回路ＳＥＬの出力を
決定するための桁上げ信号Ｃ０４のような信号が確定さ
れなければ判定動作を開始することができず、条件判定
の高速化を図るには、条件判定回路はもとより桁上げ信
号のような信号の生成論理をも高速動作できるようにし
なければならない。
【０００４】本発明の目的は、演算回路における条件判
定動作の結果を比較的簡単に早いタイミングを以って得
ることができるようにしようとするものである。本発明
の前記並びにその他の目的と新規な特徴は本明細書の記
述及び添付図面から明らかになるであろう。
定動作の結果を比較的簡単に早いタイミングを以って得
ることができるようにしようとするものである。本発明
の前記並びにその他の目的と新規な特徴は本明細書の記
述及び添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００６】入力データに対して相互に異なる条件を以
った演算（例えば下位側からの桁上りがあるものとした
場合と無いものとした場合と）を並列的に行って得られ
る演算結果の中から所定の演算結果を制御信号で選択す
ると共に、前記並列的に得られる演算結果の夫々に対し
て所定の条件判定を行い、前記演算結果を選択するため
の制御信号若しくはこれを得るための中間信号にて、前
記演算結果の選択と並列的に条件判定結果を選択するも
のである。条件判定処理においては、全ビット一括処理
又は分割処理の何れをも採用でき、その何れを採用する
かは、演算の種類などに応じて高速化に有利な手法を演
算回路の設計段階で予め決定することができる。
った演算（例えば下位側からの桁上りがあるものとした
場合と無いものとした場合と）を並列的に行って得られ
る演算結果の中から所定の演算結果を制御信号で選択す
ると共に、前記並列的に得られる演算結果の夫々に対し
て所定の条件判定を行い、前記演算結果を選択するため
の制御信号若しくはこれを得るための中間信号にて、前
記演算結果の選択と並列的に条件判定結果を選択するも
のである。条件判定処理においては、全ビット一括処理
又は分割処理の何れをも採用でき、その何れを採用する
かは、演算の種類などに応じて高速化に有利な手法を演
算回路の設計段階で予め決定することができる。
【０００７】
【作用】上記した手段によれば、異なる条件を以って行
った複数の演算結果を選択する処理と、条件判定を行う
処理若しくは条件の判定結果を選択する処理とが並列的
に行われる。このことは、選択された演算結果に対して
条件判定を行うような直列的な処理に比べて、条件判定
結果の取得を高速化する。更に、直列的な処理で利用さ
れる演算結果選択回路と条件判定回路をそのまま流用す
ることも可能である。
った複数の演算結果を選択する処理と、条件判定を行う
処理若しくは条件の判定結果を選択する処理とが並列的
に行われる。このことは、選択された演算結果に対して
条件判定を行うような直列的な処理に比べて、条件判定
結果の取得を高速化する。更に、直列的な処理で利用さ
れる演算結果選択回路と条件判定回路をそのまま流用す
ることも可能である。
【０００８】
【実施例】図１には本発明に係る演算回路の一実施例で
ある算術論理演算回路のブロック図が示される。
ある算術論理演算回路のブロック図が示される。
【０００９】同図に示される算術論理演算回路１は、一
対のデータ入力端子２，３そして別のデータ入力端子１
７並びにデータ出力端子４を備え、更に演算結果に対す
る条件判定結果の出力端子５を有する。特に制限されな
いが、前記入力端子２，３から入力されるデータは８ビ
ットとされ、図においてＡ００〜Ａ０７、Ｂ００〜Ｂ０
７として示される。入力端子１７は算術論理演算回路１
の外部キャリー入力端子であり、入力されるデータは１
ビットであり、図においてＣｉｎで示される。出力端子
５から出力される演算結果としての出力データはＤ００
からＤ０７として図示されている。この算術論理演算回
路１は、入力データＡ００〜Ａ０７及びＢ００〜Ｂ０７
に対して算術演算を行う算術演算部１０と、入力データ
Ａ００〜Ａ０７及びＢ００〜Ｂ０７に対して論理演算を
行う論理演算部１１を備える。算術演算の結果と論理演
算の結果は選択回路１２で選択されて出力端子４に与え
られる。ここで、算術演算とは加算や減算などの算術的
な演算を意味し、論理演算とは論理積や論理和などのよ
うな演算を意味する。尚、前記の信号Ｃｉｎは、Ａ（Ａ
００〜Ａ０７）＋Ｂ（Ｂ００〜Ｂ０７）の演算に更に＋
１加算を行えるようにするものである。これを算術式で
示すと Ｄ（Ｄ００〜Ｄ０７）＝Ａ（Ａ００〜Ａ０７）＋Ｂ（Ｂ
００〜Ｂ０７）＋Ｃｉｎ となる。信号Ｃｉｎ＝０にすれば通常のＡ＋Ｂの加算に
なる。減算Ａ−Ｂを行うときはＣｉｎ＝１とし、更に、
Ｂ（Ｂ００〜Ｂ０７）入力を、Ｂの１の補数とすること
で実現できる。換言すればＡ−ＢはＢの２の補数とＡと
の加算になる。
対のデータ入力端子２，３そして別のデータ入力端子１
７並びにデータ出力端子４を備え、更に演算結果に対す
る条件判定結果の出力端子５を有する。特に制限されな
いが、前記入力端子２，３から入力されるデータは８ビ
ットとされ、図においてＡ００〜Ａ０７、Ｂ００〜Ｂ０
７として示される。入力端子１７は算術論理演算回路１
の外部キャリー入力端子であり、入力されるデータは１
ビットであり、図においてＣｉｎで示される。出力端子
５から出力される演算結果としての出力データはＤ００
からＤ０７として図示されている。この算術論理演算回
路１は、入力データＡ００〜Ａ０７及びＢ００〜Ｂ０７
に対して算術演算を行う算術演算部１０と、入力データ
Ａ００〜Ａ０７及びＢ００〜Ｂ０７に対して論理演算を
行う論理演算部１１を備える。算術演算の結果と論理演
算の結果は選択回路１２で選択されて出力端子４に与え
られる。ここで、算術演算とは加算や減算などの算術的
な演算を意味し、論理演算とは論理積や論理和などのよ
うな演算を意味する。尚、前記の信号Ｃｉｎは、Ａ（Ａ
００〜Ａ０７）＋Ｂ（Ｂ００〜Ｂ０７）の演算に更に＋
１加算を行えるようにするものである。これを算術式で
示すと Ｄ（Ｄ００〜Ｄ０７）＝Ａ（Ａ００〜Ａ０７）＋Ｂ（Ｂ
００〜Ｂ０７）＋Ｃｉｎ となる。信号Ｃｉｎ＝０にすれば通常のＡ＋Ｂの加算に
なる。減算Ａ−Ｂを行うときはＣｉｎ＝１とし、更に、
Ｂ（Ｂ００〜Ｂ０７）入力を、Ｂの１の補数とすること
で実現できる。換言すればＡ−ＢはＢの２の補数とＡと
の加算になる。
【００１０】前記算術演算部１０は、特に制限されない
が、双方の入力端子２，３から夫々入力されるデータを
下位４ビットと上位４ビットに２分して演算する論理を
有する。すなわち、下位側からのキャリー或は上位側か
らのボロー（桁下げ信号）の伝達が無いものとして演算
を行う第１の演算のための論理と、前記キャリー又はボ
ローの伝達があるものとして演算を行う第２の演算を行
うための論理を有する。前記第１の演算と第２の演算
は、入力データに対して並列的に実行される。並列的に
実行された第１の演算結果と第２の演算結果は演算結果
選択回路１３にて何れかが選択されて出力端子４に与え
られる。演算結果選択回路１３のための選択制御信号は
信号生成回路１４で生成される。この信号生成回路１４
は、特に制限されないが、入力データＡ００〜Ａ０７，
Ｂ００〜Ｂ０７及び外部キャリー入力Ｃｉｎに基づい
て、下位４ビット側からの上位４ビット側へのキャリー
或は上位４ビット側から下位４ビット側へのボローを生
成する。そのキャリー又はボローの論理値は下位４ビッ
トと上位４ビットの間での桁上げ又は桁下げの有無に従
って決定される。このキャリー又はボローが演算結果選
択回路１３の選択信号として採用される。斯る演算手法
は、算術演算とキャリー／ボローの生成を並列化し得る
ものであり、演算速度の高速化に寄与する。
が、双方の入力端子２，３から夫々入力されるデータを
下位４ビットと上位４ビットに２分して演算する論理を
有する。すなわち、下位側からのキャリー或は上位側か
らのボロー（桁下げ信号）の伝達が無いものとして演算
を行う第１の演算のための論理と、前記キャリー又はボ
ローの伝達があるものとして演算を行う第２の演算を行
うための論理を有する。前記第１の演算と第２の演算
は、入力データに対して並列的に実行される。並列的に
実行された第１の演算結果と第２の演算結果は演算結果
選択回路１３にて何れかが選択されて出力端子４に与え
られる。演算結果選択回路１３のための選択制御信号は
信号生成回路１４で生成される。この信号生成回路１４
は、特に制限されないが、入力データＡ００〜Ａ０７，
Ｂ００〜Ｂ０７及び外部キャリー入力Ｃｉｎに基づい
て、下位４ビット側からの上位４ビット側へのキャリー
或は上位４ビット側から下位４ビット側へのボローを生
成する。そのキャリー又はボローの論理値は下位４ビッ
トと上位４ビットの間での桁上げ又は桁下げの有無に従
って決定される。このキャリー又はボローが演算結果選
択回路１３の選択信号として採用される。斯る演算手法
は、算術演算とキャリー／ボローの生成を並列化し得る
ものであり、演算速度の高速化に寄与する。
【００１１】上記手法にて実行される算術演算の結果に
対する条件判定は、演算結果選択回路１３で選択される
前の前記第１の演算結果と第２の演算結果の夫々に対し
て条件判定回路１５が行う。この条件判定動作は、算術
演算部１０による第１の演算及び第２の演算結果を演算
結果選択回路１３が選択する動作の前に開始できる。双
方の判定結果は、前記信号生成回路１４で生成されるキ
ャリー／ボローに従って判定結果選択回路１６で何れか
一方が選択されて出力端子５に与えられる。斯る判定結
果選択回路１６による条件判定結果の選択は、前記演算
結果選択回路１３による演算結果の選択動作と並列的に
実行される。したがって、算術演算結果の選択動作を待
って条件判定動作が可能にされる図６の構成に比べて、
端子５には条件判定結果を高速に得ることができる。こ
こで、条件判定とは演算結果に対する全ビットゼロ、演
算結果の桁あふれ、演算結果データが負の状態になった
ことなどを判定することをいう。
対する条件判定は、演算結果選択回路１３で選択される
前の前記第１の演算結果と第２の演算結果の夫々に対し
て条件判定回路１５が行う。この条件判定動作は、算術
演算部１０による第１の演算及び第２の演算結果を演算
結果選択回路１３が選択する動作の前に開始できる。双
方の判定結果は、前記信号生成回路１４で生成されるキ
ャリー／ボローに従って判定結果選択回路１６で何れか
一方が選択されて出力端子５に与えられる。斯る判定結
果選択回路１６による条件判定結果の選択は、前記演算
結果選択回路１３による演算結果の選択動作と並列的に
実行される。したがって、算術演算結果の選択動作を待
って条件判定動作が可能にされる図６の構成に比べて、
端子５には条件判定結果を高速に得ることができる。こ
こで、条件判定とは演算結果に対する全ビットゼロ、演
算結果の桁あふれ、演算結果データが負の状態になった
ことなどを判定することをいう。
【００１２】図２には加算演算において上位４ビットに
着目した条件判定回路並びに演算結果選択回路の一例が
示される。
着目した条件判定回路並びに演算結果選択回路の一例が
示される。
【００１３】図においてＣＯ４は下位４ビット側からの
キャリーである。Ｚ００〜Ｚ０３は上位４ビット分の入
力Ａ００〜Ａ０３とＢ００〜Ｂ０３との加算演算の結果
である。Ｆ００〜Ｆ０３は、下位４ビット側からの桁上
がりがないものとしたときの第１の演算結果であり、Ｌ
００〜Ｌ０３は下位４ビット側からの桁上がりがあるも
のとしたときの第２の演算結果である。双方の演算結果
はキャリーＣＯ４によって制御される２入力セレクタＳ
ＥＬにて何れか一方が選択され、これによって最終の演
算結果Ｚ００〜Ｚ０３が得られる。図２において４個の
２入力セレクタＳＥＬは選択回路１３において上位４ビ
ット分に対応される回路を構成する。
キャリーである。Ｚ００〜Ｚ０３は上位４ビット分の入
力Ａ００〜Ａ０３とＢ００〜Ｂ０３との加算演算の結果
である。Ｆ００〜Ｆ０３は、下位４ビット側からの桁上
がりがないものとしたときの第１の演算結果であり、Ｌ
００〜Ｌ０３は下位４ビット側からの桁上がりがあるも
のとしたときの第２の演算結果である。双方の演算結果
はキャリーＣＯ４によって制御される２入力セレクタＳ
ＥＬにて何れか一方が選択され、これによって最終の演
算結果Ｚ００〜Ｚ０３が得られる。図２において４個の
２入力セレクタＳＥＬは選択回路１３において上位４ビ
ット分に対応される回路を構成する。
【００１４】図２における判定回路１５には上位４ビッ
ト分の回路構成が示される。これは、４ビット全部がゼ
ロであるかを判定する回路例であり、Ｌ００〜Ｌ０３の
反転信号を４入力として論理積を採るアンドゲート１５
１、及びＦ００〜Ｆ０３の反転信号を４入力として論理
積を採るアンドゲート１５２によって構成される。図２
において上位４ビット分に対応される選択回路１６は、
アンドゲート１５１，１５２の出力を２入力とし、キャ
リーＣ０４の論理値にしたがって何れか一方の入力を選
択して出力する。これによって選択された出力ＡＺが上
位４ビット分に対応される条件判定結果とされる。図２
の構成から明らかなように、キャリーＣ０４が活性化レ
ベル（例えば論理１）にされて演算結果選択回路１３に
伝達されると、下位４ビット側からの桁上がりがあるも
のとして予め演算された演算結果Ｌ００〜Ｌ０３が選択
されてＺ００〜Ｚ０３とされ、これに応じて、予め演算
結果Ｌ００〜Ｌ０３を入力しているアンドゲート１５１
の出力が判定結果選択回路１６で選択される。また、キ
ャリーＣ０４が非活性化レベル（例えば論理０）にされ
て演算結果選択回路１３に伝達されると、下位４ビット
側からの桁上がりがないものとして予め演算された演算
結果Ｆ００〜Ｆ０３が選択されてＺ００〜Ｚ０３とさ
れ、これに応じて、予め演算結果Ｆ００〜Ｆ０３を入力
しているアンドゲート１５２の出力が判定結果選択回路
１６で選択される。尚、下位４ビット分も同様に構成す
ることができる。
ト分の回路構成が示される。これは、４ビット全部がゼ
ロであるかを判定する回路例であり、Ｌ００〜Ｌ０３の
反転信号を４入力として論理積を採るアンドゲート１５
１、及びＦ００〜Ｆ０３の反転信号を４入力として論理
積を採るアンドゲート１５２によって構成される。図２
において上位４ビット分に対応される選択回路１６は、
アンドゲート１５１，１５２の出力を２入力とし、キャ
リーＣ０４の論理値にしたがって何れか一方の入力を選
択して出力する。これによって選択された出力ＡＺが上
位４ビット分に対応される条件判定結果とされる。図２
の構成から明らかなように、キャリーＣ０４が活性化レ
ベル（例えば論理１）にされて演算結果選択回路１３に
伝達されると、下位４ビット側からの桁上がりがあるも
のとして予め演算された演算結果Ｌ００〜Ｌ０３が選択
されてＺ００〜Ｚ０３とされ、これに応じて、予め演算
結果Ｌ００〜Ｌ０３を入力しているアンドゲート１５１
の出力が判定結果選択回路１６で選択される。また、キ
ャリーＣ０４が非活性化レベル（例えば論理０）にされ
て演算結果選択回路１３に伝達されると、下位４ビット
側からの桁上がりがないものとして予め演算された演算
結果Ｆ００〜Ｆ０３が選択されてＺ００〜Ｚ０３とさ
れ、これに応じて、予め演算結果Ｆ００〜Ｆ０３を入力
しているアンドゲート１５２の出力が判定結果選択回路
１６で選択される。尚、下位４ビット分も同様に構成す
ることができる。
【００１５】図３には条件判定の結果を選択する判定結
果選択回路の別の例が示される。
果選択回路の別の例が示される。
【００１６】図３も図２同様に上位４ビット分の構成に
着目している。図３においてＰ０１，Ｇ０１はキャリー
Ｃ０４生成の条件を示す中間信号であり、この中間信号
Ｇ０１，Ｐ０１，信号Ｃｉｎによって判定結果選択回路
１６の動作が制御されるようになっている。その他の構
成は図２と同様である。
着目している。図３においてＰ０１，Ｇ０１はキャリー
Ｃ０４生成の条件を示す中間信号であり、この中間信号
Ｇ０１，Ｐ０１，信号Ｃｉｎによって判定結果選択回路
１６の動作が制御されるようになっている。その他の構
成は図２と同様である。
【００１７】図４には前記中間信号Ｇ０１，Ｐ０１を生
成する論理例が示されている。Ａ０４〜Ａ０７，Ｂ０４
〜Ｂ０７は、算術論理演算回路１の入力データである。
中間信号Ｇ０１は、入力データＡ０ｉ（ｉ＝４〜７）と
Ｂ０ｉとの夫々の論理積信号を４入力とするアンドゲー
ト１４１で生成され、その４桁から更に上の桁へ桁上が
りが発生することを論理１レベルによって示す。中間信
号Ｐ０１はこの４桁へＣｉｎからの桁上がりがあったと
き、この４桁から桁上がりが生成することを示す。
成する論理例が示されている。Ａ０４〜Ａ０７，Ｂ０４
〜Ｂ０７は、算術論理演算回路１の入力データである。
中間信号Ｇ０１は、入力データＡ０ｉ（ｉ＝４〜７）と
Ｂ０ｉとの夫々の論理積信号を４入力とするアンドゲー
ト１４１で生成され、その４桁から更に上の桁へ桁上が
りが発生することを論理１レベルによって示す。中間信
号Ｐ０１はこの４桁へＣｉｎからの桁上がりがあったと
き、この４桁から桁上がりが生成することを示す。
【００１８】図３においてアンドゲート１３１は中間信
号Ｐ０１及び信号Ｃｉｎを受けて論理積を採り、このア
ンドゲート１３１の出力と中間信号Ｇ００とを受けて論
理和を採るオアゲート１３２がキャリーＣ０４を出力す
る。上位４ビット分に対応される判定結果選択回路１６
はスイッチ１６１〜１６６によって構成される。スイッ
チ１６１は信号Ｃｉｎが論理１のとき導通状態となり論
理０のとき非導通状態となる。スイッチ１６２，１６３
は、それぞれ信号Ｐ０１，Ｇ０１によりスイッチ１６１
と同様に制御される。スイッチ１６４は、信号Ｃｉｎが
論理１のとき非導通状態となり論理０のとき導通状態と
なる。スイッチ１６５，１６６は、それぞれ信号Ｐ０
１，Ｇ０１によりスイッチ１６４と同様に制御される。
号Ｐ０１及び信号Ｃｉｎを受けて論理積を採り、このア
ンドゲート１３１の出力と中間信号Ｇ００とを受けて論
理和を採るオアゲート１３２がキャリーＣ０４を出力す
る。上位４ビット分に対応される判定結果選択回路１６
はスイッチ１６１〜１６６によって構成される。スイッ
チ１６１は信号Ｃｉｎが論理１のとき導通状態となり論
理０のとき非導通状態となる。スイッチ１６２，１６３
は、それぞれ信号Ｐ０１，Ｇ０１によりスイッチ１６１
と同様に制御される。スイッチ１６４は、信号Ｃｉｎが
論理１のとき非導通状態となり論理０のとき導通状態と
なる。スイッチ１６５，１６６は、それぞれ信号Ｐ０
１，Ｇ０１によりスイッチ１６４と同様に制御される。
【００１９】図３においてキャリーＣＯ４は、信号Ｃｉ
ｎ，Ｐ０１の両方が１のとき、または信号Ｇ０１が１の
とき活性化されて桁上がりを意味する。このとき最終演
算結果Ｚ００〜Ｚ０３には、Ｌ００〜Ｌ０３が出力され
る。Ｃｉｎ，Ｇ０１，Ｐ０１が前述以外の組み合わせに
されるときは、キャリーＣ０４は非活性化され、出力Ｚ
００〜Ｚ０３はＦ００〜Ｆ０３とされる。これに並行し
て行われる条件判定動作では、オアゲート１３２が活性
化されたキャリーＣ０４を出力するとき、スイッチ１６
１と１６２が同時に導通状態または、スイッチ１６３が
導通状態とされる。このときスイッチ１６４〜１６６は
非導通状態となっている。したがって斯る状態におい
て、アンドゲート１５１による条件判定結果が最終条件
判定結果ＡＺとされる。一方、キャリーＣ０４が非活性
化されて桁上がりを意味しないとき、すなわち、信号Ｃ
ｉｎとＰＯ１の両方が１でなく、且つ、信号Ｇ０１が０
のとき、スイッチ１６４と１６５の何れか一方が導通状
態となり、且つ、スイッチ１６６が導通状態となる。し
たがって、このときの最終の条件判定結果ＡＺは、アン
ドゲート１５２の出力とされる。
ｎ，Ｐ０１の両方が１のとき、または信号Ｇ０１が１の
とき活性化されて桁上がりを意味する。このとき最終演
算結果Ｚ００〜Ｚ０３には、Ｌ００〜Ｌ０３が出力され
る。Ｃｉｎ，Ｇ０１，Ｐ０１が前述以外の組み合わせに
されるときは、キャリーＣ０４は非活性化され、出力Ｚ
００〜Ｚ０３はＦ００〜Ｆ０３とされる。これに並行し
て行われる条件判定動作では、オアゲート１３２が活性
化されたキャリーＣ０４を出力するとき、スイッチ１６
１と１６２が同時に導通状態または、スイッチ１６３が
導通状態とされる。このときスイッチ１６４〜１６６は
非導通状態となっている。したがって斯る状態におい
て、アンドゲート１５１による条件判定結果が最終条件
判定結果ＡＺとされる。一方、キャリーＣ０４が非活性
化されて桁上がりを意味しないとき、すなわち、信号Ｃ
ｉｎとＰＯ１の両方が１でなく、且つ、信号Ｇ０１が０
のとき、スイッチ１６４と１６５の何れか一方が導通状
態となり、且つ、スイッチ１６６が導通状態となる。し
たがって、このときの最終の条件判定結果ＡＺは、アン
ドゲート１５２の出力とされる。
【００２０】図３に示されるようにキャリーを生成する
ための中間信号Ｃｉｎ，Ｐ０１，Ｇ０１を以って判定結
果選択回路１６の制御を行うようにすれば、最終の条件
判定結果ＡＺを得るまでの時間を更に短縮できる。
ための中間信号Ｃｉｎ，Ｐ０１，Ｇ０１を以って判定結
果選択回路１６の制御を行うようにすれば、最終の条件
判定結果ＡＺを得るまでの時間を更に短縮できる。
【００２１】図５には本発明に係る演算回路を適用した
データプロセッサの一実施例ブロック図が示される。
データプロセッサの一実施例ブロック図が示される。
【００２２】同図に示されるデータプロセッサ２０は、
特に制限されないが、プログラムカウンタ２１が保持す
る命令アドレスに基づいて図示しない外部プログラムメ
モリから命令レジスタ２２に命令をフェッチし、これを
命令デコーダ２３で解読して命令を実行する。命令を実
行するための実行手段若しくは演算手段として、前記算
術論理演算回路１と、演算結果に対する条件判定結果を
保持するフラグレジスタ２４を備える。算術論理演算回
路１の一方の入力端子には内部バス２５に結合された一
時レジスタ２６の出力が結合され、他方の入力端子には
内部バス２５に結合されたアキュムレータ２７の出力が
結合される。算術論理演算回路１の出力端子は内部バス
２５に結合される。命令実行に利用されるその他のレジ
スタとして、汎用レジスタ２８及びスタックポインタ２
９を備える。外部をアクセスするためのアドレスは、イ
ンクリメンタ及びデクリメンタとして機能されるアドレ
ス増減回路３０で演算され、演算されたアドレスはアド
レスラッチ３１を介してアドレスバッファ３２から外部
に出力される。そのアドレスによってアクセスされるデ
ータの入出力はデータバッファ３３を介して行われる。
外部アクセス制御信号の生成並びに内部タイミング信号
の生成は命令デコーダ２３の出力にしたがって制御回路
３４が行う。尚、図５において３５はシリアルＩ／Ｏ、
３６は割込み制御回路である。
特に制限されないが、プログラムカウンタ２１が保持す
る命令アドレスに基づいて図示しない外部プログラムメ
モリから命令レジスタ２２に命令をフェッチし、これを
命令デコーダ２３で解読して命令を実行する。命令を実
行するための実行手段若しくは演算手段として、前記算
術論理演算回路１と、演算結果に対する条件判定結果を
保持するフラグレジスタ２４を備える。算術論理演算回
路１の一方の入力端子には内部バス２５に結合された一
時レジスタ２６の出力が結合され、他方の入力端子には
内部バス２５に結合されたアキュムレータ２７の出力が
結合される。算術論理演算回路１の出力端子は内部バス
２５に結合される。命令実行に利用されるその他のレジ
スタとして、汎用レジスタ２８及びスタックポインタ２
９を備える。外部をアクセスするためのアドレスは、イ
ンクリメンタ及びデクリメンタとして機能されるアドレ
ス増減回路３０で演算され、演算されたアドレスはアド
レスラッチ３１を介してアドレスバッファ３２から外部
に出力される。そのアドレスによってアクセスされるデ
ータの入出力はデータバッファ３３を介して行われる。
外部アクセス制御信号の生成並びに内部タイミング信号
の生成は命令デコーダ２３の出力にしたがって制御回路
３４が行う。尚、図５において３５はシリアルＩ／Ｏ、
３６は割込み制御回路である。
【００２３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
図２及び図３では、入力データを４ビット単位で区切っ
て演算及び条件判定を行うようにしたが、本発明はそれ
に限定されるものではなく、条件判定の処理時間と、算
術論理演算の処理時間との兼ね合いにより任意の桁数で
区切るようにすることができる。また、図３において、
演算結果選択回路１３に含まれる各２入力セレクタＳＥ
Ｌを、スイッチ１６１〜１６６で構成される判定結果選
択回路１６と同様の回路構成に置換し、それらを直接前
記中間信号Ｇ０１，Ｐ０１，Ｃｉｎで制御するようにし
てもよい。また、データプロセッサの構成は図５に限定
されず適宜変更可能である。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
図２及び図３では、入力データを４ビット単位で区切っ
て演算及び条件判定を行うようにしたが、本発明はそれ
に限定されるものではなく、条件判定の処理時間と、算
術論理演算の処理時間との兼ね合いにより任意の桁数で
区切るようにすることができる。また、図３において、
演算結果選択回路１３に含まれる各２入力セレクタＳＥ
Ｌを、スイッチ１６１〜１６６で構成される判定結果選
択回路１６と同様の回路構成に置換し、それらを直接前
記中間信号Ｇ０１，Ｐ０１，Ｃｉｎで制御するようにし
てもよい。また、データプロセッサの構成は図５に限定
されず適宜変更可能である。
【００２４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である算術論
理演算回路に適用した場合について説明したが、本発明
はそれに限定されるものではなく、加算器或は算術演算
器などの種々の演算回路に適用することができる。本発
明は、少なくとも演算結果に対して所定の条件判定を行
うものに適用することができる。
なされた発明をその背景となった利用分野である算術論
理演算回路に適用した場合について説明したが、本発明
はそれに限定されるものではなく、加算器或は算術演算
器などの種々の演算回路に適用することができる。本発
明は、少なくとも演算結果に対して所定の条件判定を行
うものに適用することができる。
【００２５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２６】すなわち、異なる条件を以って行った複数
の演算結果を選択する処理と、条件判定を行う処理若し
くは条件の判定結果を選択する処理とを、並列的に行う
ことにより、選択された演算結果に対して条件判定を行
うような直列的な処理に比べて、条件判定結果の取得を
高速化することができる。更に、直列的な処理で利用さ
れる演算結果選択回路と条件判定回路をそのまま流用す
ることも可能であり、上記効果を極めて比較的簡単に得
ることができる。
の演算結果を選択する処理と、条件判定を行う処理若し
くは条件の判定結果を選択する処理とを、並列的に行う
ことにより、選択された演算結果に対して条件判定を行
うような直列的な処理に比べて、条件判定結果の取得を
高速化することができる。更に、直列的な処理で利用さ
れる演算結果選択回路と条件判定回路をそのまま流用す
ることも可能であり、上記効果を極めて比較的簡単に得
ることができる。
【図１】本発明の一実施例に係る算術論理演算回路のブ
ロック図である。
ロック図である。
【図２】加算演算において上位４ビットに着目した条件
判定回路並びに判定結果選択回路の一例論理図である。
判定回路並びに判定結果選択回路の一例論理図である。
【図３】加算演算において上位４ビットに着目した条件
判定回路並びに判定結果選択回路の別の一例論理図であ
る。
判定回路並びに判定結果選択回路の別の一例論理図であ
る。
【図４】図３における判定結果選択回路の制御に利用さ
れる中間信号を生成する一例論理回路図である。
れる中間信号を生成する一例論理回路図である。
【図５】本発明に係る演算回路を適用したデータプロセ
ッサの一実施例ブロック図である。
ッサの一実施例ブロック図である。
【図６】算術演算結果の選択動作を待って条件判定動作
を行う演算回路の一例論理回路図である。
を行う演算回路の一例論理回路図である。
１ 算術論理演算回路 ２，３ データ入力端子 Ａ００〜Ａ０７，Ｂ００〜Ｂ０７ 入力データ ４ データ出力端子 Ｄ００〜Ｄ０７ 出力データ ５ 条件判定結果の出力端子 １０ 算術演算部 １３ 演算結果選択回路 １４ 信号生成回路 １５ 条件判定回路 １６ 判定結果選択回路 １７ 外部キャリー入力端子 ２０ データプロセッサ ５０１〜５０６ スイッチ Ｆ００〜Ｆ０３ 桁上がりがないときの処理結果 Ｌ００〜Ｌ０３ 桁上がりがあるときの処理結果 Ｚ００〜Ｚ０３ 最終の処理結果 ＡＺ 最終の条件判定結果 ＣＯ４ 桁上がり信号 Ｇ０１，Ｐ０１ 中間信号 Ｃｉｎ 外部キャリー入力信号
フロントページの続き (56)参考文献 特開 昭60−69735（ＪＰ，Ａ) 特開 平２−297625（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/50
Claims (18)
- 【請求項１】 一対のデータ入力端子と、 該一対のデータ入力端子から入力されたデータに対して
相互に異なる条件を以った演算を並列的に行う演算部
と、 この演算部で並列的に行われた複数の演算の各演算結果
の中から所定の演算結果を制御信号に基づいて選択する
演算結果選択回路と、 この演算結果選択回路のための前記制御信号を生成する
信号生成回路と、 前記演算結果選択回路に入力される各演算結果を入力と
し、夫々の入力に対して各別に所定の条件判定を行う条
件判定回路と、 この条件判定回路で各別に得られる判定結果を、前記信
号生成論理で生成される前記制御信号又は当該信号が生
成されるまでの中間信号にて、前記演算結果の選択と並
列的に選択する判定結果選択回路と、を備えて成るもの
であることを特徴とする演算回路。 - 【請求項２】 前記演算部、演算結果選択回路、信号生
成回路、条件判定回路、及び判定結果選択回路の夫々
を、任意のビット数単位で分割して形成して成るもので
あることを特徴とする請求項１記載の演算回路。 - 【請求項３】 前記演算回路は、任意ビット数で分割さ
れた単位毎に、下位の分割単位側からの桁上がりの有無
を相互に異なる条件として算術演算可能であり、 前記信号生成論理は、任意ビット数で分割された単位毎
に上位の分割単位側への桁上がりの有無を指示する信号
生成論理を有し、 前記演算結果選択回路及び判定結果選択回路は、その信
号生成論理で生成される桁上げ信号若しくはその中間信
号にて選択動作が制御されるものであることを特徴とす
る請求項２記載の演算回路。 - 【請求項４】 請求項１乃至３の何れか１項に記載の演
算回路を命令の実行手段に含んで成るものであることを
特徴とするデータプロセッサ。 - 【請求項５】 第１の入力端子と、 第２の入力端子と、 前記第１の入力端子と前記第２の入力端子とに入力され
たデータに対して演算を行う演算部と、 前記演算部から出力される複数の演算結果が入力され、
制御信号に基づいて前記複数の演算結果の何れかを選択
して出力する演算結果選択回路と、 前記複数の演算結果が入力され、所定の条件判定を行い
複数の判定結果を出力する条件判定回路と、 前記複数の判定結果が入力され、前記制御信号に基づい
て前記複数の判定結果の何れかを選択する判定結果選択
回路と、を備えて成るものであることを特徴とする演算
回路。 - 【請求項６】 前記制御信号は、第３の入力端子に入力
されたデータに基づいて生成される信号であることを特
徴とする請求項５記載の演算回路。 - 【請求項７】 前記複数の演算結果のうちの何れかの選
択と前記複数の判定結果のうちの何れかの選択とは並列
的に行われることを特徴とする請求項５又は６記載の演
算回路。 - 【請求項８】 前記演算部は、算術演算を行う第１の演
算部であり、 前記演算回路は、更に、 前記第１の入力端子と前記第２の入力端子とに入力され
たデータに対して論理演算を行う第２の演算部と、 前記演算結果選択回路の出力と前記第２の演算部の出力
との何れかを選択して出力する手段と、を有しているこ
とを特徴とする請求項５乃至７の何れか１項に記載の演
算回路。 - 【請求項９】 前記演算回路は、任意ビット数で分割さ
れた単位毎に、下位の分割単位側からの桁上がりの有無
を条件として算術演算可能であることを特徴とする請求
項５乃至８の何れか１項に記載の演算回路。 - 【請求項１０】 請求項５乃至９の何れか１項に記載の
演算回路を含んで成るものであることを特徴とするデー
タプロセッサ。 - 【請求項１１】 第１の入力端子と、 第２の入力端子と、 第３の入力端子と、 前記第１の入力端子と前記第２の入力端子とに入力され
たデータに対して演算を行う演算部と、 前記第３の入力端子に入力されたデータにより制御信号
を出力する信号生成回路と、 前記演算部から出力される複数の演算結果が入力され、
前記信号生成回路から出力される前記制御信号に基づい
て前記複数の演算結果の何れかを選択して出力する演算
結果選択回路と、 前記複数の演算結果が入力され、所定の条件判定を行
い、前記制御信号に基づいて判定結果を出力する判定回
路と、を備えて成るものであることを特徴とする演算回
路。 - 【請求項１２】 前記判定回路は、前記複数の演算結果
に対して所定の条件判定を行い、複数の判定結果を出力
する第１の手段と、 前記複数の判定結果が入力され、前記制御信号に基づい
て前記複数の判定結果の何れかを選択して出力する第２
の手段と、を有していることを特徴とする請求項１１記
載の演算回路。 - 【請求項１３】 前記複数の演算結果のうちの何れかの
選択と前記判定回路の動作とは並列的に行われることを
特徴とする請求項１１記載の演算回路。 - 【請求項１４】 前記複数の演算結果のうちの何れかの
選択と複数の判定結果のうちの何れかの選択とは並列的
に行われることを特徴とする請求項１２記載の演算回
路。 - 【請求項１５】 前記演算部は、算術演算を行う第１の
演算部であり、 前記演算回路は、更に、 前記第１の入力端子と前記第２の入力端子とに入力され
たデータに対して論理演算を行う第２の演算部と、 前記演算結果選択回路の出力と前記第２の演算部の出力
との何れかを選択して出力する手段と、を有して成るも
のであることを特徴とする請求項１１乃至１４の何れか
１項に記載の演算回路。 - 【請求項１６】 前記演算回路は、任意ビット数で分割
された単位毎に、下位の分割単位側からの桁上がりの有
無を条件として算術演算可能であることを特徴とする請
求項１１乃至１５の何れか１項に記載の演算回路。 - 【請求項１７】 前記信号生成回路は、任意ビット数で
分割された単位毎に上位の分割単位側への桁上がりの有
無を指示する信号生成論理を有し、 前記制御信号は、前記信号生成論理で生成される桁上げ
信号もしくはその中間信号であることを特徴とする請求
項１１乃至１６の何れか１項に記載の演算回路。 - 【請求項１８】 請求項１１乃至１７の何れか１項に記
載の演算回路を含んで成るものであることを特徴とする
データプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26966992A JP3231416B2 (ja) | 1992-09-11 | 1992-09-11 | 演算回路、及びこれを用いたデータプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26966992A JP3231416B2 (ja) | 1992-09-11 | 1992-09-11 | 演算回路、及びこれを用いたデータプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0695850A JPH0695850A (ja) | 1994-04-08 |
| JP3231416B2 true JP3231416B2 (ja) | 2001-11-19 |
Family
ID=17475563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26966992A Expired - Fee Related JP3231416B2 (ja) | 1992-09-11 | 1992-09-11 | 演算回路、及びこれを用いたデータプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3231416B2 (ja) |
-
1992
- 1992-09-11 JP JP26966992A patent/JP3231416B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695850A (ja) | 1994-04-08 |
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Legal Events
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|---|---|---|---|
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