JP7177948B2 - 情報処理装置、及び情報処理方法 - Google Patents

Description

本発明は、情報処理装置、及び情報処理方法に関する。

近年、DRAMなどの半導体メモリにおける、メモリセルの微細化および転送ビットレート高速化にともない、意図しないデータ改変（データ化けエラー）の可能性が高まっている。

従来より、意図しないデータ改変に対処する技術として、誤り訂正符号（ＥＣＣ）が使われている。まず所定のデータサイズに対して、誤り訂正符号（ＥＣＣ）値を計算生成し、元のデータに付加してメモリへ保存しておく。メモリ読み出しにおいては、データとともにECC値を取り出し、取得したデータに誤りがないか計算し、誤りが検出された場合は可能な範囲で復元を行う。

従来は、このＥＣＣ値の生成・計算と誤り復元（以下ＥＣＣ処理という）は、システムに要求されるデータ信頼性に基づき、必要に応じて、ＤＲＡＭの外にあるＳＯＣチップなどが内蔵するメモリコントローラ側で行われることが多かった。しかし、メモリセルの微細化が進み、ＤＲＡＭチップ内にＥＣＣ処理を行う回路を内蔵し、常時エラー補正する必要性が高まっている。

ＥＣＣ処理に要する時間は、ＥＣＣ処理単位である所定のデータ長（バースト長）でＤＲＡＭにアクセスする場合は、パイプライン処理によって、メモリセルへのアクセスとＥＣＣ処理とＤＲＡＭチップ内外の転送を並行実行することで、多くの場合、隠蔽することができる。

しかし、前記所定のデータ長と異なる小さなサイズのデータをＤＲＡＭへ書き込む場合は、ＥＣＣ処理時間が顕在化してしまう。これはたとえば、次のように処理する必要があるためである。まず、書き込み対象の当該領域から前記所定のデータ長でデータを読み出し、次に、小さなサイズのデータを、読み出した所定のサイズのデータの一部へ上書きしてからＥＣＣ値を再計算し、最後に、その所定のサイズのデータを、新しいＥＣＣｓ値と共に当該領域に書き戻す（以下リード・モディファイ・ライトと呼ぶ）。

なお、ＥＣＣ処理がない場合は、一般にマスクライト（masked write）と呼ぶ手法で、前記所定のデータ長よりも小さなサイズのデータを直接ＤＲＡＭのメモリアレイへ書き込むことができる。これはリード・モディファイ・ライトを行う場合に比べて処理時間が短い。

マスクライトでは、シリアルレジスタからメモリアレイへの新しいデータを転送する際に、書き込み転送をライトマスクで制御する。このマスクは、データビットに対応する、ストレージアレイの、一つまたはそれ以上のデータビットプレーンに、新しいデータを選択的に書き込むことを可能にする（例えば図３のJESD21-C, 1/97の説明を参照）。

本発明は上記実情に鑑みて為されたもので、ＥＣＣ処理が必要なＤＲＡＭを用いながら、ＥＣＣ処理単位より小さなサイズのデータのＤＲＡＭ書き込み性能を、ＥＣＣ処理が不要なＤＲＡＭと同等もしくはより向上させる情報処理装置及び情報処理方法を提供することを、その目的の一つとする。

上記従来例の問題点を解決する本発明の一態様は、メモリと、当該メモリへのデータの書き込み指示を受けて、データを書き込むメモリコントローラとを備えた情報処理装置であって、前記メモリは、所定のデータ長のデータごとに誤り訂正処理を実行するメモリであり、前記メモリコントローラは、書き込み指示に係るデータのデータ長が、前記所定のデータ長より短い場合に、リードモディファイライトの処理を、前記メモリに代わって行うメモリコントローラであることとしたものである。

本発明によると、ＥＣＣ処理が必要なＤＲＡＭを用いながら、ＥＣＣ処理単位より小さなサイズのデータのＤＲＡＭ書き込み性能を、ＥＣＣ処理が不要なＤＲＡＭと同等もしくはより向上させることができる。

本発明の実施の形態を説明する順序を表す説明図である． 本発明の実施の形態の背景・目的等を説明する説明図である。 本発明の実施の形態と対比されるマスクライト方式の説明例を表す説明図である。 本発明の実施の形態の概要を表す説明図である。 本発明の実施の形態に係る情報処理装置の例を表す構成ブロック図である。 本発明の実施の形態のメモリコントローラの構成例を表す説明図である。 本発明の実施の形態のメモリコントローラの構成例を表す説明図である。 本発明の実施の形態のメモリコントローラの構成例を説明する説明図である。 本発明の実施の形態と対比される従来の制御方法の例を表す説明図である。 本発明の実施の形態に係るメモリコントローラによる制御方法の例を表す説明図である。 本発明の実施の形態に係るメモリコントローラによる制御方法の例を表すもう一つの説明図である。 本発明の実施の形態に係るメモリコントローラによる制御方法の例を表すさらにもう一つの説明図である。 本発明の実施の形態に係るメモリコントローラによる制御方法の例を表すさらにもう一つの説明図である。 本発明の実施の形態に係るメモリコントローラによる制御方法の例を表すさらにもう一つの説明図である。 本発明の実施の形態に係るメモリコントローラによる制御方法の例を表すさらにもう一つの説明図である。 本発明の実施の形態に係るメモリコントローラによる制御方法の例を表すさらにもう一つの説明図である。 本発明の実施の形態に係るメモリコントローラの適用例を表す説明図である。 本発明の実施の形態に係るメモリコントローラの概略構成例を表すブロック図である。 本発明の実施の形態に係るメモリコントローラの動作タイミング例を表す説明図である。 本発明の実施の形態に係るメモリコントローラの動作タイミング例を表すもう一つの説明図である。

本発明の実施の形態について図面を参照しながら、図１の構成に従って説明する。本発明の実施の形態に係る情報処理装置１は、家庭用ゲーム機等であり、図２，３に例示する背景に基づき、図４に例示する特徴事項の少なくとも一つを備え、図５に例示するように、制御部１１，記憶部１２，操作制御部１３，表示制御部１４及び通信部１５を含んで構成される。

制御部１１は、ＣＰＵ等のプログラム制御デバイスであり、記憶部１２に格納されたゲームアプリケーション等のプログラムに従って動作する。

記憶部１２は、ＳｏＣオンチップインターコネクト等の配線を介して制御部１１に接続され、制御部１１によって実行されるプログラムや、制御部１１の処理において必要となる種々の情報を保持する。本実施の形態では、この記憶部１２は、記憶制御部２１と、メモリ２２とを含んで構成される。ここでメモリ２２はＥＣＣ処理機能つきのＤＲＡＭであるものとする。

記憶制御部２１は、メモリコントローラ（Memory Controller）であり、制御部１１から入力される指示に従い、メモリ２２に対してデータを記録し、あるいはメモリ２２からデータを読み出す制御を行うものであり、この詳しい動作については後に述べる。

操作制御部１３は、ゲームコントローラ等に接続され、ユーザの指示操作の内容を受け入れて、制御部１１に出力している。表示制御部１４は、ディスプレイ等に接続されており、制御部１１から入力される指示に従って情報を表示出力するよう制御する。

通信部１５は、ネットワークインタフェース等であり、制御部１１から入力される指示に従って、ネットワークを介して接続されるサーバ等の間で情報を授受し、この情報処理装置１宛てにネットワークを介して送信された情報を受信して、制御部１１に出力している。

本実施の形態においてメモリコントローラである記憶制御部２１は、図１８に例示するように、リードキュー２０１と、ＲＭＷ（リードモディファイライト）キュー２０２と、ライトキュー２０３と、ＤＲＡＭアクセス制御部２０４とを含んで構成されている。

ここでリードキュー２０１は、複数のエントリ（記憶領域）を備え、各エントリは、メモリ２２に対する読み出し／書き込みデータサイズである所定のデータ長のデータを保持するバッファ（リードデータキュー２０１ｄ）と、バッファと対となるアドレス（リードアドレスキュー２０１ａ）とを含む。

ＲＭＷキュー２０２もまた、複数のエントリ（記憶領域）を備え、各エントリは、メモリ２２に対する読み出し／書き込みデータサイズである所定のデータ長のデータを保持するバッファ（ＲＭＷデータキュー２０２ｄ）と、バッファと対となるアドレス（ＲＭＷアドレスキュー２０２ａ）とを含む。このＲＭＷキュー２０２のエントリのそれぞれは、メモリ２２のあるアドレスに格納されたデータに対するリードモディファイライトの処理に利用できる。

なお、ＲＭＷキュー２０２のエントリの数は、次のパラメータＰ０乃至Ｐ４等を用いて定めればよい。すなわち、
Ｐ０：上記所定のデータ長未満の小さなサイズの書き込みが連続実行された場合に達成すべき帯域（単位サイズあたりのデータの書き込み・読み出しに要する時間）。例えば、利用するメモリ２２と同様の性能を有するが、ＥＣＣ処理が不要であるＤＲＡＭを用いた場合に、上記小さいサイズの書き込み要求が連続して実行されたときに達成可能な帯域をＰ０としてもよい。
Ｐ１：Ｐ０の帯域を達成するために必要な単位時間あたりのＲＭＷライト処理数。つまり、Ｐ１=Ｐ０／(書き込みデータのデータ長)
Ｐ２：上記所定のデータ長未満の小さなサイズの書き込み要求が、単位時間あたり何個発生する見込みであるかを、ユースケースに基づき見積もった数
Ｐ３：ＤＲＡＭアクセス制御部２０４の制御において、ＲＭＷデータキュー２０２ｄに所定のデータ長未満の小さなサイズの書き込みデータが滞留する時間の最大値（メモリコントローラである記憶制御部２１がリードモディファイライトに要する処理時間の最大値）。ここでデータが滞留する時間には、データの書き込み完了後に保持する時間を含めても、含めなくてもよい。
Ｐ４：ＤＲＡＭアクセス制御部２０４の制御において、リードモディファイライトが他処理と同等優先度であったとき、上記所定のデータ長未満の小さなサイズの書き込みデータが滞留する時間の最小値。

これらのパラメータを用い、ＲＭＷキュー２０２のエントリ数は、例えば、最も悪い条件（ワースト条件）を考慮した場合、N1 = P1×P3／P0とする。また、別の例として最低数だけ用意することを考慮する場合（ミニマムエントリ数とする場合）、N2 = P2×P4／P0とする。

さらに、ライトキュー２０３も、複数のエントリ（記憶領域）を備え、各エントリは、上記所定長のデータを保持するバッファ（ライトデータキュー２０３ｄ）と、バッファと対となるアドレス（ライトアドレスキュー２０３ａ）とを含む。

ＤＲＡＭアクセス制御部２０４は、アクセススケジューラ２１４を有する。このアクセススケジューラ２１４は、メモリ２２へのデータの書き込みや、メモリ２２からのデータの読み出しの申請を受け入れて当該申請の内容を表す情報を蓄積し、当該蓄積した情報が表す申請を、所定の規則で判断した順序で処理する。

アクセススケジューラ２１４は、メモリ２２との間で所定のアクセスビットレートで信号を授受し、申請に基づいて、メモリ２２に対してライトキュー２０１あるいはＲＭＷキュー２０２に格納されたデータの書き込み処理を実行する。またこのアクセススケジューラ２１４は、申請に基づいて、メモリ２２からデータを読み出して、リードキュー２０３あるいはＲＭＷキュー２０２へ書き込む。

なお、このメモリコントローラである記憶制御部２１とメモリ２２との間のアクセスビットレートは、同じ仕様でデータの書き込み／読み出しを行う場合の、ＥＣＣ処理を行わないメモリに対するアクセスビットレートよりも高めに設定してもよい。例えばＥＣＣ処理を行わないメモリに対するアクセスビットレートが１４Ｇｂｐｓである場合、ここでのアクセスビットレートは１６．５Ｇｂｐｓとする。

ＤＲＡＭアクセス制御部２０４は、制御部１１からメモリ２２へのデータの書き込みの要求（メモリ書き込み要求）や、メモリ２２からのデータの読み出し（メモリ読み出し要求）の要求を受け入れる。そしてＤＲＡＭアクセス制御部２０４は、これらの要求に応答して以下のように動作する。

［データの書き込み］
本実施の形態では、ＤＲＡＭアクセス制御部２０４は、メモリ書き込み要求を、当該要求に係るデータ（メモリ２２へ書き込むべきデータ）とその書き込み先アドレスとともに受け入れる。

当該要求に係るデータのデータ長を調べる。ＤＲＡＭアクセス制御部２０４は、このデータ長が、予め定めた処理単位より短い（処理単位未満である）場合、記憶制御部２１自身が、リードモディファイライトの動作を行う。なお、この処理単位は例えばメモリ２２に対する読み出し／書き込みデータサイズ（ＥＣＣ処理単位またはパイプライン処理単位）としておく。

一方、ＤＲＡＭアクセス制御部２０４は、このデータ長が、予め定めた処理単位である場合、ＤＲＡＭアクセス制御部２０４は、受け入れた書き込み先アドレスとデータとをライトキューに格納し、アクセススケジューラ２１４に対して適時に、メモリ２２に対して書き込みするよう申請する。この動作は、一般的なメモリコントローラの動作と同様であるので、ここでの詳細な説明は省略する。

ＤＲＡＭアクセス制御部２０４は、リードモディファイライトの動作を行う場合、受け入れた書き込み先アドレスとデータとをＲＭＷキュー２０２に格納する（ステップ１）。このときＲＭＷアドレスキュー２０２ａのうちに、受け入れた書き込み先アドレスに一致するアドレスが格納されたエントリがない場合は、空となっているエントリのＲＭＷアドレスキュー２０２ａに当該書き込み先アドレスを蓄積し、当該エントリのＲＭＷデータキュー２０２ｄに、受け入れたデータを蓄積する。

またＲＭＷアドレスキュー２０２ａのうちに、受け入れた書き込み先アドレスに一致するアドレスが格納されたエントリがあれば、受け入れたデータを、当該エントリのＲＭＷデータキュー２０２ｄに格納する。この処理は後述する（後述のステップ１ａ）。

ここではデータ長がメモリ２２に対する読み出し／書き込みデータサイズである所定のデータ長未満であるので、受け入れたデータは、書き込み先アドレスで特定される当該所定データ長のデータの一部を書き換えるものとなる。そこでＤＲＡＭアクセス制御部２０４は、ＲＭＷデータキュー２０２ｄの所定のデータ長のバッファのうち、対応する位置に受け入れたデータを記録しておく（他の部分は例えば「０」等予め定めた値を表すものとしておく。あるいは、既に以前の読み出し、あるいは書き込み要求によって記録されたデータがある場合は、当該データをそのままにする）。図１０等においてＲＭＷデータキュー（RMW Data queue）の一部が着色された状態にあるのは、このようにデータが記録されていることを示している。

制御部１１は、メモリ２２への遅延書き込みを行う場合、この時点でデータの書き込みが完了したものとして、後続の処理を実行することとなる。

ＤＲＡＭアクセス制御部２０４は、アクセススケジューラ２１４に対して受け入れた書き込み先アドレスのアドレスに現在書き込まれているデータの読み出しを申請する（ステップ２）。

アクセススケジューラ２１４は、申請に応じて、書き込み先アドレスのアドレスに現在書き込まれているデータを、メモリ２２から読み出す（ステップ３）。なお、アクセススケジューラ２１４は、申請されているメモリ２２へのアクセスのうち、他に優先するべきアクセスがあれば、当該アクセスを優先して処理してもよい。この場合、ステップ２とステップ３とは必ずしも時間的に連続して行われることとはならない。

ＤＲＡＭアクセス制御部２０４は、アクセススケジューラ２１４が読み出したデータと、ステップ１で格納したデータとを、ＲＭＷデータキュー２０２ｄ上で合成（マージ）する（ステップ４）。つまり、読み出したデータのうち、書き込み要求に係るデータに対応する部分を、当該書き込み要求に係るデータで上書きした状態としてＲＭＷデータキュー２０２ｄの対応するエントリに蓄積する。

この後、ステップ７が完了するまでに、書き込みアドレスに対応するアドレスに格納されたデータの読み出し要求が制御部１１からあったときには、ＤＲＡＭアクセス制御部２０４は、当該アドレスが格納されたＲＭＷアドレスキュー２０２ａに対応するＲＭＷデータキュー２０２ｄからデータを読み出して制御部１１に対して出力する（ステップ５）。このステップ５は、必ずしも実行されない。

ＤＲＡＭアクセス制御部２０４は、ステップ４の処理が完了したＲＭＷデータキュー２０２ｄ内のデータを、メモリ２２の対応するアドレスに書き込むよう、アクセススケジューラ２１４に対して申請する（ステップ６）。

アクセススケジューラ２１４は、ステップ６の申請に応じて、ステップ４の処理が完了したＲＭＷデータキュー２０２ｄ内のデータを、メモリ２２の、対応するＲＭＷアドレスキュー２０２ａのエントリ内に保持されたアドレスに対して書き込む（ステップ７：メモリコミット）。

次に、ステップ２から６の処理（以下、区別のため実行中処理と呼ぶ）の実行中、制御部１１から新たにメモリ書き込み要求を受け入れると、ＤＲＡＭアクセス制御部２０４は、当該要求に係るデータのデータ長を調べる。そしてＤＲＡＭアクセス制御部２０４は、このデータ長が、予め定めた処理単位を下回る場合、ＲＭＷアドレスキュー２０２ａのうちに、メモリ書き込み要求とともに受け入れた書き込み先アドレスに一致するアドレスが格納されたエントリがあるか否かを判断する。

ここで、上記受け入れた書き込み先アドレスに一致するアドレスが格納されたエントリがＲＭＷアドレスキュー２０２ａのうちにあれば、受け入れたデータと、当該エントリ（対応エントリと呼ぶ）のＲＭＷデータキュー２０２ｄに既に格納されているデータとをマージして、当該エントリのＲＭＷデータキュー２０２ｄに格納する（ステップ１ａ）。

つまり、受け入れた書き込み先アドレスで特定されるメモリ２２内の記憶領域（所定データ長の領域）のうち、対応エントリのＲＭＷデータキュー２０２ｄの当該記憶領域の先頭からＡ１ｓからＡ１ｅに既にデータ（以下、区別のためデータ１と呼ぶ）が格納されているとき、新たに受け入れたデータ（区別のためデータ２と呼ぶ）が当該記憶領域の先頭からＡ２ｓからＡ２ｅに記録されるもの（この記憶領域内の範囲は書き込み先アドレスの情報と、受け入れたデータのデータ長とにより特定できる）であるとすると、マージの結果は次のようになる。
（１）Ａ１ｓからＡ１ｅの範囲と、Ａ２ｓからＡ２ｅの範囲とが重なり合わない場合：この場合は、マージ後の対応エントリのＲＭＷデータキュー２０２ｄは、Ａ１ｓからＡ１ｅの範囲にデータ１が格納され、Ａ２ｓからＡ２ｅの範囲に新たに受け入れたデータ２が格納された状態となる。
（２）Ａ１ｓ＜Ａ２ｓ＜Ａ１ｓ＜Ａ２ｅの場合など、部分的に重なりあう場合：この場合は、対応エントリのＲＭＷデータキュー２０２ｄに既に格納されているデータ１のうち、新たに受け入れたデータ２が重なりあう部分は、データ２で上書きされる。上述のＡ１ｓ＜Ａ２ｓ＜Ａ１ｓ＜Ａ２ｅの場合は、マージ後の対応エントリのＲＭＷデータキュー２０２ｄには、そのＡ１ｓから（Ａ２ｓ－１）まではデータ１の対応する部分が格納され、Ａ２ｓからＡ２ｅまではデータ２が格納された状態となる。
（３）Ａ１ｓ＝Ａ２ｓかつ、Ａ１ｓ＝Ａ２ｅの場合：この場合も重なり合う部分が新たに受け入れたデータ２で上書きされることとなり、マージ処理後の対応エントリのＲＭＷデータキュー２０２ｄには、Ａ１ｓ（Ａ２ｓと等しい）からＡ１ｅ（Ａ２ｅと等しい）までにデータ２が格納された状態となる。

ＤＲＡＭアクセス制御部２０４は、ステップ１ａの処理の後は、実行中処理を継続する。

なお、ＤＲＡＭアクセス制御部２０４は、上記ステップ１からステップ７までの処理中に、制御部１１から新たにメモリ書き込み要求を受け入れ、当該要求に係るデータのデータ長が、予め定めた処理単位を下回る場合であって、ＲＭＷアドレスキュー２０２ａのうちに、メモリ書き込み要求とともに受け入れた書き込み先アドレスに一致するアドレスが格納されたエントリがない場合は、既に述べたように、空となっているエントリのＲＭＷアドレスキュー２０２ａに当該書き込み先アドレスを蓄積し、当該エントリのＲＭＷデータキュー２０２ｄに、受け入れたデータを蓄積して（ステップ１ｂ）、別途、当該エントリに関するステップ２以下の処理の実行を開始する。

またこのステップ１ｂの処理の過程で、空となっているエントリのＲＭＷアドレスキュー２０２ａがなければ、ＤＲＡＭアクセス制御部２０４は、受け入れた書き込み先アドレスとデータとをライトキュー２０３に記録し、アクセススケジューラ２１４に対して書き込みを申請して、メモリ２２への書き込みを行わせる。

本実施の形態では、このように、ＤＲＡＭアクセス制御部２０４がリードモディファイライトの処理に利用可能な記憶領域であるエントリを複数備え、エントリの数だけリードモディファイライトの処理を並列的に実行する。これにより、リードモディファイライトの処理時間が外見的に隠蔽される。

また本実施の形態では、上述のように、ＤＲＡＭアクセス制御部２０４があるアドレスに対応する所定処理単位未満のデータについて、当該データをメモリ２２へ書き込むまでの間（リードモディファイライトの処理中）に、制御部１１から当該アドレスに対応する、別の、所定処理単位未満のデータの書き込み要求があったときには、これらデータ書き込み要求の内容をマージして、メモリ２２へのデータの書き込みを実行（リードモディファイライトの処理を継続）する。

なお、ＤＲＡＭアクセス制御部２０４は、ある書き込み先アドレスに対応するデータについてリードモディファイライトの処理を行っている間に、当該書き込み先アドレスに対して所定の処理単位のデータ長のデータの書き込み指示を制御部１１から受けると、ＤＲＡＭアクセス制御部２０４は、それまでの間に当該アドレスに対する読み出しの要求がなければ、当該書き込み先アドレスに対応するＲＭＷキュー２０２のエントリの内容を削除し、当該書き込み先アドレスに対応するリードモディファイライトの処理を中断することとしてもよい。そして、制御部１１から受け入れた書き込み指示に係る書き込み先アドレスと、所定の処理単位のデータ長のデータとをライトキュー２０３に記録し、アクセススケジューラ２１４に対して書き込みを申請して、メモリ２２への書き込みを行わせる。

［データの読み出し］
また、ＤＲＡＭアクセス制御部２０４は、制御部１１から、読み出し元アドレスとともにデータの読み出し要求を受け入れる。ＤＲＡＭアクセス制御部２０４は、ＲＭＷアドレスキュー２０２ａのエントリのうちに、受け入れた読み出し元アドレスに一致するアドレスが格納されているエントリがあるか否かを調べる。

ここでＲＭＷアドレスキュー２０２ａのエントリのうちに、受け入れた読み出し元アドレスに一致するアドレスが格納されているエントリがなければ、ＤＲＡＭアクセス制御部２０４は、メモリ２２の当該読み出し元アドレスを、リードキュー２０１に記録して、当該アドレスに格納されているデータを読み出すよう、アクセススケジューラ２１４に対して申請する。

アクセススケジューラ２１４は、予め定められた、データのメモリ２２からの読み出しの優先順位に従い、申請されたデータの読み出しをスケジューリングする。その後、データを読み出したアクセススケジューラ２１４は、当該読み出したデータを、リードキュー２０１の対応するアドレスに関連付けて格納し、適時に制御部１１に出力する。この場合の処理は、一般的なメモリ２２からのデータの読み出しと同様の動作になるので、ここでの詳しい説明は省略する。

またＤＲＡＭアクセス制御部２０４は、読み出し元アドレスとともにデータの読み出し要求を受け入れた際、ＲＭＷアドレスキュー２０２ａのエントリのうちに、受け入れた読み出し元アドレスに一致するアドレスが格納されているエントリがあれば、次の処理を行う。

ＤＲＡＭアクセス制御部２０４は、当該エントリに対応する書き込みの処理が上記ステップ１から７までのどの段階にあるかを判断する。そして当該処理の段階がステップ３以前である場合（メモリ２２内のデータとマージされていない段階にある場合）は、マージされるまで待機する。

ＤＲＡＭアクセス制御部２０４は、当該エントリに対応する書き込みの処理がステップ４以降となっているとき（メモリコミット後であってもよい）、あるいは上記待機中ステップ４の実行を完了したときには、ＲＭＷデータキュー２０２ｄの当該エントリのデータを読み出して、要求されたデータとして制御部１１に出力する。

なお、上記待機をする際には、ＤＲＡＭアクセス制御部２０４のアクセススケジューラ２１４は対応するデータの読み出しの申請の処理（メモリ２２からＲＭＷキュー２０２への読み出し；上記のステップ３の処理）の優先順位を高めるよう制御してもよい。例えば現在のメモリ２２へのアクセス完了後、他の申請に基づくアクセスの前に処理されるように制御してもよい。

すなわち、アクセススケジューラ２１４は、リードキュー２０１、ＲＭＷキュー２０２、及びライトキュー２０３に保持されているアドレスを参照し、各エントリに保持されているアクセス要求の処理順序を制御するものであるが、このとき、メモリ２２へのアクセス効率を最大化するため、次のように処理の優先順を決定する。

すなわちアクセススケジューラ２１４は、メモリ２２のバンク・ページ構成、リード・ライトの連続性、リード・ライトのデータ長、バスマスタの要求優先度を考慮し、処理順序を制御する。このとき、同じバスマスタからのアクセス要求において、同じアドレス領域に対するライトとリード順序の逆転が起きないように制御する。これにより、データ一貫性（data consistency, data coherency）を維持する。

従ってアクセススケジューラ２１４は、あるアドレスに対応するリードモディファイライトの処理における、メモリ２２からＲＭＷキュー２０２への読み出しの処理（ステップ３の処理）を優先する場合、同じアドレスに対するライトまたはリードの順を変更しない範囲で処理順序を入れ替えて、上記範囲で優先された順序で処理を行うよう制御する。

［メモリコミット後の処理］
ＤＲＡＭアクセス制御部２０４は、ＲＭＷキュー２０２のいずれかのエントリのＲＭＷアドレスキュー２０２ａに格納されたアドレスに対するリードモディファイライトの処理において、ステップ７（メモリコミット）の処理が完了したときには、当該エントリに格納されているアドレスの情報とデータとを削除して、エントリを空きエントリとしてもよい。

もっとも本実施の形態はこの例に限られず、ＤＲＡＭアクセス制御部２０４は、当該メモリコミットの処理が完了したデータに係るＲＭＷキュー２０２のエントリ（以下、処理後エントリと呼ぶ）について、当該エントリに格納されているアドレスの情報とデータとをそのまま保持してもよい。

この場合、ＤＲＡＭアクセス制御部２０４は、処理後エントリに係るアドレスからの読み出し要求が制御部１１から入力されると、当該要求に応答して、処理後エントリに格納されているデータ（メモリ２２にも格納されているがメモリ２２にはアクセスせずにＲＭＷキュー２０２の処理後エントリに格納されているデータ）を読み出して制御部１１に出力する。

またＤＲＡＭアクセス制御部２０４は、処理後エントリに係るアドレスへのデータの書き込み要求が制御部１１から入力されると、当該書き込み要求に係るデータを、処理後エントリのＲＭＷデータキュー２０２ｄに書き込む。この際、当該書き込み要求に係るデータがＲＭＷデータキュー２０２のデータ長（バースト長など）未満のデータであったときには、対応するＲＭＷデータキュー２０２ｄに格納されているデータとマージする。つまり、ＲＭＷデータキュー２０２ｄに格納されているデータのうち、書き込み要求に係るデータに対応する部分を、書き込み要求に係るデータで部分的に上書きする。このときＤＲＡＭアクセス制御部２０４は、このエントリを処理後エントリから取り除いて、改めて、ステップ６，７の処理（このエントリのデータをメモリ２２に書き込む申請を行う処理）を実行する。

またこの例では、ＲＭＷキュー２０２のエントリに空きがない状態で、ＲＭＷキュー２０２のどのエントリにも格納されていないアドレスへの書き込み要求が制御部１１から受け入れられると、ＤＲＡＭアクセス制御部２０４は次の処理を実行する。

すなわちこの例ではＤＲＡＭアクセス制御部２０４は、処理後エントリのうち一つを選択して、制御部１１から新たに受け入れた要求に係るアドレスとデータとを当該処理後エントリのＲＭＷアドレスキュー２０２ａとＲＭＷデータキュー２０２ｄとに上書きする。そしてＤＲＡＭアクセス制御部２０４は、当該エントリを処理後エントリから取り除く。

ここで処理後エントリの一つを選択する方法はランダムであってもよいし、いわゆるＬＲＵ(Least Recently Used)方式を用いた選択を行ってもよい。ＬＲＵ方式を用いた選択の処理については広く知られた方法を採用できるので、ここでの詳しい説明は省略する。

［ＲＭＷキューの空き］
なお、本実施の形態のある例では、ステップ４の処理が完了したＲＭＷデータキュー２０２ｄ内のデータを、メモリ２２の対応するアドレスに書き込むよう、アクセススケジューラ２１４に対して申請するステップ６の処理の後、ＲＭＷキュー２０２の空きエントリ（使用されていないか、あるいはステップ７の処理が完了しているＲＭＷキュー２０２のエントリ）の数が所定のしきい値を下回った場合に、アクセススケジューラ２１４は、次のように各処理の処理順序を変更してもよい。

すなわちアクセススケジューラ２１４は、申請されているステップ６に係る処理を優先的に処理するよう、順序を変更する。この例でも、アクセススケジューラ２１４は、同じアドレス領域に対するライトとリード順序の逆転が起きない範囲で、ステップ６に係る処理の順序を繰り上げる。この目的のため、ＤＲＡＭアクセス制御部２０４は、上記ステップ６の処理におけるアクセススケジューラ２１４への申請の際、ステップ６の処理であることを示す情報とともに申請を行う。そしてアクセススケジューラ２１４は、申請されて待ち行列にある処理のうち、いずれかのリードモディファイライトの処理におけるステップ６の処理に係る処理についてはその旨を表す情報を関連付けて記録しておくこととしてもよい。

［実施形態の動作］
このように、本実施の形態によると、ＲＭＷキューに複数のエントリを設けて、複数のＲＭＷ処理を並列的（時分割的）に実行することで、一つのＲＭＷの処理を一度に実行するのではなく、積極的に遅延させて実行し、全体的にメモリ２２へのアクセスが連続することとなるようアクセススケジューリングを行うことでメモリ２２の利用効率を向上する。

またメモリ２２のあるアドレスに格納されたデータに対するＲＭＷ処理においてメモリ２２へのコミット以前に、当該アドレスに対して所定データ長（バースト長）未満のデータ書き込み要求が発生したときには、上記ＲＭＷキューのエントリ上の当該アドレスに係るデータとのマージを行う。

同様に、メモリ２２のあるアドレスに格納されたデータに対するＲＭＷ処理においてメモリ２２へのコミット以前に、当該アドレスからのデータ読み出し要求が発生したときには、メモリ２２の当該アドレスに格納されたデータと、ＲＭＷキューの対応するエントリ内のデータとのマージを行ったうえで、当該ＲＭＷキューに格納されたデータを読み出し結果として出力する。

さらに、メモリ２２へのコミットが完了しても、ＲＭＷキューが不足しない限り、データを保持しておき、その後の対応するアドレスからの読み出し要求に対して、ＲＭＷキューに格納されたデータを出力することとしてもよい。この例では、ＲＭＷキュー等に利用される、メモリコントローラに持たせるバッファは従来のものに比べ、増大させておくこととするのも好ましい。

本実施の形態によると、メモリコントローラに内蔵するＲＭＷキュー等の待ち行列（Queue）のエントリ数および、エントリ内容の滞留時間を調整することで、リードモディファイライト処理性能を調整できる。

［実施形態の動作の別の説明］
本実施の形態の情報処理装置１の動作は、また、次のように説明することもできる。

所定のデータ長未満のデータのメモリ書き込み要求があった場合、メモリコントローラ自身が、リードモディファイライトをおこなう。すなわち、該当アクセスをメモリへそのまま発行せず、メモリコントローラ自身が、所定データ長の読み出し、所定データ長未満のデータとの統合、統合結果の所定データ単位にてのメモリ書き込みをおこなう。

ここで具体的には、ECC処理単位サイズ未満の書き込み要求があった場合、メモリコントローラ自身が、リードモディファイライトをおこなう。

また、ここでメモリのパイプライン処理単位（バースト長）未満の書き込み要求があった場合、メモリコントローラが、リードモディファイライトをおこなう。

メモリコントローラは、アクセス要求を一時的に保持し、リードモディファイライト処理をおこなう待ち行列（Queue）をもつ。

メモリコントローラは、リードモディファイライト処理をおこなう待ち行列（Queue）に複数のエントリをもち、複数のリードモディファイライト処理を並列に実行することで、リードモディファイライトの処理時間を隠蔽する。

アクセス要求元は、メモリコントローラ（Memory Controller）が所定のデータ長未満のメモリ書き込み要求を受け取った時点で該当アクセスが処理完了したものとみなし、後続処理を実行することができるメモリコントローラ（Memory Controller）。

メモリコントローラは、メモリアクセス要求の到着順序と実行順序を必ずしも一致させずに処理するが、データ一貫性は維持する。

メモリコントローラは、複数の所定のデータ長未満のメモリ書き込み要求を統合のうえ、一括してリードモディファイライトをおこなう。

メモリコントローラは、リードモディファイライト処理の結果をメモリへ遅延書込みする。

メモリコントローラは、リードモディファイライト中のメモリアレイとメモリアクセス用データバスへのアクセス頻度を低下させ、リードモディファイライト処理の優先度を引き下げて遅延させることで、他のアクセスも含めた総合メモリアクセス性能が向上するように、メモリアクセス順序をスケジューリングする。

メモリコントローラは、リードモディファイライトのうち、所定データ長の読み出しを遅延させているときに、該当アドレスに対するリード要求があった場合、メモリアクセス順序のスケジューリングを変更し、該当読み出しを優先させる。

メモリコントローラは、リードモディファイライト結果をメモリに書き込み完了する前に、当該領域のリード要求があった場合、該当待ち行列（Queue）エントリからデータを供給する。

メモリコントローラは、リードモディファイライトのうち、統合結果の所定データ単位にてのメモリ書き込みを遅延させているときに、待ち行列（Queue）の空きエントリが減少してきたときは、メモリアクセス順序のスケジューリングを変更し、該当書き込みの優先度をひきあげる。

メモリコントローラは、リードモディファイライト終了後も該当待ち行列（Queue）エントリを破棄せず、必要に応じて、該当アドレスに対する読み出し要求に対してのデータ供給や、該当アドレスに対する書き込みの統合に利用する。

メモリコントローラに内蔵する待ち行列（Queue）のエントリ数および、エントリ内容の滞留時間を調整することで、リードモディファイライト処理性能を調整できる。

図６は、本実施の形態のメモリコントローラの構成例を表す説明図である。本実施の形態では、SoCオンチップインターコネクトを介して、CPU/GPU/DSPなどのプロセッサ、DMAエンジン、Video Enc/Decエンジン、Displayエンジン、Peripheral I/Oなどが接続され、これらがバスマスタ（イニシエータ）となり、DRAMアクセス要求を発行する。

そして、複数のDRAMアクセス要求は各待ち行列（Queue）に保持され、ＤＲＡＭアクセススケジューラ（DRAM access scheduler）の制御する順序でDRAMに発行され、データ入出力をおこなう。DRAMアクセス要求がメモリコントローラへ到着した順序と、DRAMに発行される順序は必ずしも一致しない。DRAM利用効率やアクセス要求の優先度に基づいて順序入れ替えがある。

メモリコントローラは、SOCオンチップインターコネクトから、アドレスやデータとあわせて、図示しないコマンド線を介して、リード要求・ライト要求などのコマンドを受け取る。

メモリコントローラとDRAMと間のデータバス（Data bus）は図６においては一方向の（unidirectional）信号であるが、双方向（bidirectional）信号であってもよい。

アドレス・キュー（Address queue）やデータ・キュー（Data queue）は本図においては、リード（Read），ライト（Write），リードモディファイライト（RMW：Read Modify Write）用に分割されているが、これらは統合されていてもよい。

統合されている場合は、各エントリがリード、ライト、ＲＭＷのいずれに対応するかを示すデータが関連付けられていてもよい。

SOC物理アドレス（SOC Physical address）は図示しない変換器を介してＤＲＡＭコマンド及びアドレス（DRAM CommandとAddress）に変換される。

本図はECC処理回路がDRAMに内蔵されている場合を示しているが、本実施の形態はこれに限られず、メモリコントローラ側の出力側（点線箱部）にECC処理回路があるケースも考えられる。

図７に示すように、リードキュー、ライトキュー、ＲＭＷキュー（Queue）は、複数のエントリをもち、所定のデータ長のデータを保持できるバッファ(Data n)と対になるアドレス(Adr n)、および、アドレスとデータとのそれぞれを保持しているか否かを個別に示す図示しない有効（Valid）ビット計２ビットをペアとして、１エントリを構成してよい。また、アクセス要求の到達順序は、各エントリ利用順序に制約を設ける、もしくは、図示しないナンバリング保持ビットを各エントリに設けることにより保持する。

RMW用のデータバッファは、１エントリ内において、複数の小さなデータを同時に保持できるように有効（Valid）ビットを複数備えてもよい。図７においては、所定のデータ長を保持できる１エントリあたり、小さなデータを最大８個保持でき(Dn1~Dn8)、有効（Valid）ビットも同数備える。よって、１エントリあたり有効（Valid）ビットはアドレス用１ビット、データ用８ビットとなる。

リードキュー、ライトキューにおいては、同様の構成をとってもよいし、図７のように、１エントリが所定のデータ長以下ならば、データ長に関わらず、１データのみ保持できる構成でもよい。

ＤＲＡＭアクセススケジューラ（DRAM access scheduler）は、リードキュー、ライトキュー、ＲＭＷキューに保持されている有効なアドレスを参照し、各エントリに保持されているアクセス要求の処理順序を制御する。このとき、DRAMアクセス効率を最大化するために、主に、DRAMのバンク・ページ構成、リード・ライトの連続性、リード・ライトのデータ長、バスマスタの要求優先度を考慮し、処理順序を制御するが、この時、データ一貫性(data consistency, data coherency)も、バスマスタからの要求に基づいて、必要に応じて保持する。すなわち、必要な場合は、同じバスマスタからのアクセス要求において、同じアドレス領域に対するライトとリード順序の逆転は起きないように制御する。

RMW address queue, RMW data queueの必要エントリ数について：
・RMW address queue, RMW data queueのエントリ数は、下記パラメータを判断材料として決めてもよい。
P0：所定のデータ長未満の小さなサイズの書き込みが連続実行された場合に達成すべき帯域。例えば、ECC処理不要なDRAM（他諸性能同一）において、小さいサイズの書き込み要求が連続して実行されたときに達成可能な帯域をP0としてもよい。
P1：P0達成に必要な単位時間あたりのリードモディファイライト処理数、P1=P0/(書き込みのデータ長)
P2：所定のデータ長未満の小さなサイズの書き込み要求が、単位時間あたり何個発生する見込みであるかユースケースに基づき見積もった数
P3：DRAM access schedulerの制御において、RMW data queueに所定のデータ長未満の小さなサイズの書き込みデータが滞留する時間の最大値（Memory Controllerがリードモディファイライトに要する処理時間の最大値）。後述7aの保持時間を含める場合と含めない場合があってよい。
P4：DRAM access schedulerの制御において、リードモディファイライトが他処理と同等優先度であったとき、所定のデータ長未満の小さなサイズの書き込みデータが滞留する時間の最小値。

エントリ数（すなわち本処理の最大並列処理可能数）は、たとえば、下記いずれかから算出する。
・ワースト条件考慮エントリ数N1 = P1×P3／P0単位時間
・ミニマムエントリ数N2 = P2×P4／P0単位時間

計算例を次に示す：
・N1 = P1×P3／P1単位時間 ＝((1GB/s)／(4B))×(2us)／(1s) = 512
つまり、ワースト条件を考慮した場合のエントリ数の例は５１２となる。
・N2 = P2×P4／P2単位時間 ＝(32M/s)×(1us)／(1s) = 32
つまり、最小のエントリ数の例は３２となる。

図９は、比較のため、従来のＤＲＡＭアクセス処理方法を説明する図である。図９に例示するように、通常のDRAM読み出し処理では、SOCインターコネクトから受け取ったアドレスはリードアドレスキューに一時保持され、ＤＲＡＭアクセススケジューラ（DRAM access scheduler）の制御する順序でDRAMへ出力され、DRAMから読み出したデータはリードデータキューに一時書き込みされ、SOCインターコネクトとの調停後にSOC内へ出力される。

また通常のDRAM書き込み処理では、SOCインターコネクトから受け取ったアドレスとデータは、それぞれライトアドレスキューとライトデータキューに一時保持され、ＤＲＡＭアクセススケジューラ（DRAM access scheduler）の制御する順序でDRAMへ出力され、DRAMにデータ書き込みがなされる。

なお、書込みデータサイズが所定データ長（バースト（Burst）長）の場合は、DRAM内のECC処理はパイプライン処理によって効率的に行われ、ECC処理遅延は隠蔽することもできる。

一方、書込みデータサイズが上記所定データ長より小さい場合は、DRAM内部回路は、次の処理ステップ１から６の処理をおこなう。
ステップ1)メモリコントローラ（Memory Controller）より受け取った小さなサイズのデータを、メモリアレイに書き込まず、一時的なデータ置き場へ保存、
ステップ2)書き込み対象の当該領域メモリアレイから前記所定のデータ長でデータを読み出し、
ステップ3)ステップ2)のデータについてECC計算と誤り訂正、
ステップ4)ステップ1)のデータを、ステップ2)のデータの一部へ上書き、
ステップ5)ステップ4)のデータについてECC値を再計算、
ステップ6)ステップ5)の新しいECC値とデータを共に当該領域メモリアレイに書き戻す。

従来の課題として、書込みデータサイズが所定データ長より小さい場合、ECC処理が不要なDRAMにおいてmasked writeで処理する場合に比べて処理時間は長くなっていた。加えて当該処理中は他のアクセスを当該DRAMバンクは処理できず、Write data queueやDRAMの利用効率、および、他アクセス含めた総合的なDRAM平均転送データレートが低下していた。

図１０から図１６は、本発明の実施の形態のＤＲＡＭアクセス処理方法を説明する図である。なお、書込みデータサイズが所定データ長（バースト長）の場合は、従来と同様であるので、繰り返しての説明は省略する。

一方、書込みデータサイズが所定のデータ長より小さい場合、メモリコントローラ（Memory Controller）は、次の処理ステップ１から７の処理をおこなう。この処理は、並列的、かつ、リエントラントに行われる。

ステップ１．該当書き込み要求をRMWアドレスキュー（address queue）、及びRMWデータ・キュー（data queue）に格納する。要求がポステッド・ライト（Posted write）であった場合、バスマスタやオンチップインターコネクトは、この時点で、本データの書き込み完了とみなし、後続処理をおこなえる。

ステップ２．書き込み対象の当該領域から所定データ長でデータを読み出す要求をＤＲＡＭアクセススケジューラ（DRAM access scheduler）へ申請する。このとき、ＤＲＡＭアクセススケジューラ（DRAM access scheduler）の制御において、より優先度が高い通常のリード要求や、その他のライト要求が優先されてDRAMに発行されてもよい。

ステップ３．DRAMから所定のデータ長でデータを読み出す。
ここまでの説明で、DRAMへの書き込みは、通常はポステッド・ライト（Posted write）、すなわち書込みの遅延が許容され、DRAMへの書き込みが行われたことをバスマスタにレスポンスする必要はないアクセスである。ステップ１が完了した時点で、メモリコントローラ（Memory Controller）は次のDRAMアクセスを処理し始めることができる。また本方式においては、ライトデータ・キュー（Write data queue）が、ECC処理をDRAM内でおこなうあいだの時間スタックされることもない。そのため、小さなサイズのデータのDRAMへの書き込み完了（以下のステップ７までの処理）は、ＤＲＡＭアクセススケジューラ（DRAM access scheduler）において低優先度としてよい。

ただし、オンチップインターコネクトから受け取った書き込み要求がノン・ポステッド・ライト（non-posted write）であった場合は、その限りではない。他アクセスの効率が落ちても、ノン・ポステッド・ライト（non-posted write）を速やかに処理するようにＤＲＡＭアクセススケジューラ（DRAM access scheduler）が制御する必要がある。

ステップ１ａ．もし、ステップ２から６の実行中に、所定のデータ長の同じ当該領域へ新たな小さいサイズの書き込みがあった場合、同じRMWデータ・キュー（data queue）エントリに保存する。上書きもする。

ステップ１ｂ．もし、ステップ１から７の実行中に、別の領域へ新たな小さいサイズの書き込みがあった場合、異なるRMWデータ・キュー（data queue）エントリに保存する。

ステップ１ｃ．もし、新たな小さいサイズの書き込み要求がオンチップインターコネクトから到着したが、RMWデータ・キュー（data queue）に空きエントリがない場合、当該アクセスはライト・データ・キュー（Write data queue）を介してDRAMに直接発行する。

バスマスタの特性に依存しているが、小さなサイズのデータ書き込みは、近傍アドレスに対して時間的局所性をもって発生する場合がある。このようなときに、同じRMWデータ・キュー（data queue）エントリにてマージする。

その結果、後続の処理ステップ４から７は、マージされた複数の小さなデータのアクセスについて１回実行するだけでよく、処理効率があがる。

処理ステップ１ｂのように、ほかのRMWデータ・キュー（data queue）において処理が進行中であっても、複数のエントリがあるので、並列に小さなデータの書き込み処理は実行できる。

またステップ１ｂのデータについての処理ステップ２（当該領域から所定データ長でデータを読み出す要求を申請）の実行は、任意の時刻に並列に行うことができる。よって、ＤＲＡＭアクセススケジューラ（DRAM access scheduler）は他アクセスを含めて、最適な順序でDRAMに対してアクセス要求を発行し、データバス利用効率を最大化できる。

ステップ１ｄ．もし、ステップ２から４の実行中に、SOCオンチップインターコネクトから、当該領域のリード要求があった場合は、必要に応じて、ＤＲＡＭアクセススケジューラ（DRAM access scheduler）は、ステップ２の要求を速やかに実行するように処理順序を制御する。

リード要求の対象が、RMWデータ・キュー（data queue）が保持している小さなデータの範囲であった場合は、RMWデータ・キュー（data queue）からデータを供給する。

所定のデータ長のライト要求がライト・データ・キュー（Write data queue）に保持されている状態において、該当エントリのデータがDRAMへ書き込まれる前に、SOCオンチップインターコネクトから、当該領域のリード要求があった場合は、下記いずれかの方法で処理してよい。

・Ａ）メモリコントローラ（Memory Controller）は、リード・アドレス・キュー（Read address queue）に該当リード要求のアドレスを保存し、ＤＲＡＭアクセススケジューラ（DRAM access scheduler）は、必要に応じて、ライト・データ・キュー（Write data queue）に保持されている同一アドレスに対するライト要求を速やかに実行するように処理順序を制御する。そして、その後で、該当リード要求をDRAMに発行する。

・Ｂ）メモリコントローラ（Memory Controller）は、ライト・データ・キュー（Write data queue）からSOCオンチップインターコネクトへデータを出力できる図示しない信号線を持ち、この信号線を用いて、ライト・データ・キュー（Write data queue）からデータを供給する。

RMW data queueにおいてＡ）と同様の処理を行ってもよい。ただしRMWデータ・キュー（data queue）は、意図的に小さなサイズの書き込み要求を比較的長い時間滞留させることで、ステップ１ａのようなアクセスの統合や、他DRAMアクセスとのスケジューリングをより最適化でき、総合的なDRAM平均データレートが最大化できることを特徴とする。

ステップ４．DRAMから読み出した所定のデータ長のデータと、RMWデータ・キュー（data queue）に保持している小さな書き込みデータをマージする。このとき、小さな書き込みデータによって、DRAMから読み出した当該アドレスのデータを上書きする。

ステップ５．もし、DRAMへの書き込み完了前に、SOCオンチップインターコネクトから、当該領域のリード要求があった場合は、RMWデータ・キュー（data queue）からデータを供給する。

ステップ６．書き込み対象の当該領域から所定のデータ長でデータを書き込む要求をＤＲＡＭアクセススケジューラ（DRAM access scheduler）へ申請する。このとき、ＤＲＡＭアクセススケジューラ（DRAM access scheduler）の制御において、より優先度が高い通常のリード要求や、その他のライト要求が優先されてDRAMに発行されてもよい。

ステップ７．DRAMへ所定のデータ長でデータを書き込む。
また、ステップ６ａ．ステップ６の処理中に、RMWデータ・キュー（data queue）の空きエントリが減少してきたときは、必要に応じて、ＤＲＡＭアクセススケジューラ（DRAM access scheduler）は、ステップ６の要求の優先度ひきあげる。必ずしも最優先とはしなくてもよい。空きエントリの割合に応じて、段階的に優先度をひきあげる、または、ひきさげる処理をおこなってもよい。

ステップ７ａ．ステップ７の処理によりDRAMへのデータ書き込みが完了した後、利用していたRMWアドレス・キュー（address queue）とRMWデータ・キュー（data queue）のエントリ内のデータは、そのまま保持してもよい。

以降に、もしSOCオンチップインターコネクトから、当該領域のリード要求があった場合は、DRAMへアクセスせず、RMWデータ・キュー（data queue）からデータを供給する。

以降に、もしSOCオンチップインターコネクトから、当該領域へ新たな小さいサイズの書き込みがあった場合、同じRMWデータ・キュー（data queue）エントリに部分的な上書きをする。そして、新たに、ステップ２から７を実行する。

ステップ７ａにて保持を継続したエントリの破棄は、同じアドレス領域に対して所定のデータ長で新たな書き込み要求があったとき、もしくは、RMWデータ・キュー（data queue）に空きがない状態で、異なる領域へ新たな小さなデータの書き込み要求があったときとしてよい。このようなDRAMに書き込み済みのRMW データ・キュー（data queue）が複数保持されているときは、ＬＲＵ(Least Recently Used)方式を用いて破棄対象を決定してもよい。

前述のとおり、バスマスタの特性に依存しているが、小さなサイズのデータアクセスは、近傍アドレスに対して時間的局所性をもって発生する場合がある。特に、ポーリングなど同期処理が行われている場合、繰り返し同じアドレスに対するアクセスが発生する場合が考えられる。

ステップ７ａの処理をおこなうことで、同じ領域に対するリードが多数発生した時に他のDRAMアクセスを阻害しないことで、総合的なDRAMアクセス性能全体を向上させる。同様の制御はリード・データ・キュー（Read data queue）において行ってもよい。

本実施の形態の対象は、図１７に例示するように、
・ECC処理が必要となるメモリ：すなわち、誤り訂正符号処理が、所定のデータ長ごとに必要となり、それよりも小さなデータ長のアクセスが行われるメモリ全般
・アクセスデータ長に制約があるメモリ：所定のデータ長よりも小さなデータ長のアクセスには対応していないメモリ全般、所定のデータ長においてはパイプライン処理などを用いて処理遅延を隠蔽できるが、それよりも小さなデータ長のアクセスにおいては処理遅延やスループットが悪化するメモリ全般
・その他、

ここまでの説明ではDRAMについて主に述べているが、同様な処理が必要となるMRAM、ReRAM(RRAM)、FeRAM（FRAM）、Xpoint、NAND Flash、SRAMなどでも同様な処理を行うことができる。また、DRAMにおいては、GDDR6、DDR5、LPDDR5などに適用できる。

実施形態における、所定のデータ長、小さなサイズのデータ長は、例えば以下のようなサイズである。
・所定のデータ長 ： 32byte
・小さなサイズのデータ長 ： 4byte, 8byte

また本実施の形態の情報処理装置におけるメモリ２２へのデータの書き込みのタイミング及びメモリ２２からのデータの読み出しのタイミングについて、図１９を参照して説明する。

図１９では、従来例のメモリアクセス方式において、ＥＣＣ処理を行わないメモリにアクセスする場合のタイミング例（ａ）と、ＥＣＣ処理を行うメモリに対して、所定のデータ長（バースト長）でデータの書き込みを行う場合のタイミング例（ｂ）と、本実施の形態の例において、メモリコントローラがリードモディファイライトの処理を実行した場合のタイミング例（ｃ），（ｄ）とを示す。

図１９に例示するように、従来例でメモリに２回のデータ書き込みを行う際には、最初の書き込み（図中「他アクセス」として示す）と、今回の書き込み（図中「該当アクセス」としてブロック背景を網かけして示す、ＥＣＣ処理を行う場合、ＥＣＣ処理単位であるバースト長未満のデータ長のデータの書き込み要求であるとする）とが行われるタイミングは、次のようになる。

まず、ＥＣＣ処理を行わないメモリに対しては、それぞれの書き込み要求が行われるまでの２クロックサイクルと、データの書き込みが開始されるまでの７クロックサイクルの合計９クロックサイクルを要する。

一方、ＥＣＣ処理を行う場合、今回の書き込み要求を受け入れるとともに、前回の書き込み要求に係るデータの転送を並行して行ったとしても、初のデータ書き込み要求を受け入れてからデータ転送が開始されるまでの８クロックサイクルと、今回の書き込み要求に係るデータの転送を開始するまでに必要な８クロックサイクルとの合計１６クロックサイクルを要する。

つまり、ＥＣＣ処理を行うか否かにより、実質的に２倍弱の時間差が生じてしまう。

これに対して本実施の形態の方法でデータを書き込む場合、ＲＭＷ処理が別途行われているため、データの読み出しには、要求を受け入れる２クロックサイクル＋読み出しの処理のための２５クロックサイクルの合計２７クロックサイクルを要するものの、この読み出しによりリードモディファイライトの処理が完了する（図１９（ｃ））。

すなわち本実施の形態では、ＤＲＡＭアクセス制御部２０４は、必要となるリードモディファイライト（ＲＭＷ）の処理を、そのまま一体的なリードモディファイライトの処理として、つまり、リード、マージ、ライトの順でシーケンシャルに順次処理しない。

本実施の形態では、ＤＲＡＭアクセス制御部２０４は、必要となるリードモディファイライトの処理を、リードの処理と、マージの処理と、ライトの処理とに分割して実行する。そして本実施の形態のＤＲＡＭアクセス制御部２０４は、随時発生してＤＲＡＭアクセス制御部２０４に到着する複数のＤＲＡＭアクセスのうちから、同時処理（連続的に実行）すると効率が向上する（つまり、必要クロックサイクル数が短くなる）アクセスを連続的に実行する。

具体的に、本実施の形態の例では、ＤＲＡＭアクセス制御部２０４は、リードモディファイライトの処理のうち、リードの処理のアクセス（該当アクセス）については、他のリードの処理のアクセス（他のリードモディファイライトのリード処理とは限らない。以下、他アクセスと呼ぶ）と連続して実行する（図１９（ｃ））。

ＥＣＣ処理が必要なメモリにおいて、データの読み出し（リードモディファイライトにおけるリード処理のアクセス（該当アクセス））には、要求を受け入れる２クロックサイクル＋読み出しの処理のための２５クロックサイクルの合計２７クロックサイクルを要するものの、他アクセスと連続して実行させることで、実際にリードモディファイライト処理のためのリード処理のアクセスを追加したことにより費やされている追加クロックサイクル数は２のみである。つまり単独でリードモディファイライト処理のリードの処理を発行した場合に比べて２５クロックサイクル短い時間で処理できる。

また、ＤＲＡＭアクセス制御部２０４は、リードモディファイライトの処理のうち、マージの処理については、リードしたデータが到着次第ＲＭＷキュー２０２上で処理する。

そしてＤＲＡＭアクセス制御部２０４は、リードモディファイライトの処理のうち、ライト処理のアクセス（該当アクセス）についても、リードの処理と同様に、他のライト処理のアクセス（他のリードモディファイライトのライト処理とは限らない他アクセス）と連続実行させる（図１９（ｄ））。

ＥＣＣ処理が必要なメモリにおいて、データの書き込みには、要求を受け入れる２クロックサイクル＋書き込みの処理のための８クロックサイクルの合計１０クロックサイクルを要するものの、他アクセスと連続して実行させることで、実際にリードモディファイライト処理用のライトアクセスを追加したことにより費やされている追加クロックサイクル数は２のみである。つまり単独でリードモディファイライト処理のライトを発行した場合に比べて８クロックサイクル短い時間で処理できる。

なお、ＥＣＣ処理が不要なメモリにおいても、ライト処理のアクセス（該当アクセス）を、他のライト処理でのアクセス（他のリードモディファイライトのライト処理とは限らない他アクセス）と連続的に実行させることはできる（図１９（ａ））。このときには要求を受け入れる２クロックサイクル＋書き込みの処理のための７クロックサイクルの合計９クロックサイクルを要するものの、他アクセスと連続して実行させることで、実際にリードモディファイライト処理用のライトアクセスを追加したことにより費やされている追加クロックサイクル数は２のみである。

よって、ＥＣＣ処理単位であるバースト長未満のデータ長のデータの書き込み要求があったとき、アクセスの連続的な実行により、必要クロックサイクル数の削減をおこなった場合、ＥＣＣ処理が必要なメモリにおいては、リードで２クロックサイクル、ライトで１クロックサイクル、合計３クロックサイクルを追加で要する。これは図１９（ｂ）に示したように、ＥＣＣ処理が必要なメモリにおいて、通常のＥＣＣ処理を行った場合に９クロックサイクル追加で要することに比べて短い。

ここで、メモリ２２（ＤＲＡＭ）が、複数のアクセスを連続的に処理するにあたり、当該複数のアクセスの対象が同じバンクやページであることを求める構成であった場合、ＤＲＡＭアクセス制御部２０４は、各アクセスの対象を参照し、同じバンクやページへのアクセスが連続的に処理されるようスケジューリングする。

またこのとき、メモリ２２（ＤＲＡＭ）の構成が、同じバンクやページであれば、リード処理とライト処理とを混在させた連続実行であっても、単独アクセスに比べて短いクロックサイクル数で処理できるものである場合は、ＤＲＡＭアクセス制御部２０４は、スケジューリングにおいて当該事項を考慮する。

リード処理とライト処理とを混在させた連続実行であっても、単独アクセスに比べて短いクロックサイクル数で処理できるメモリ２２（ＤＲＡＭ）の構成は、例えば、ＤＲＡＭのメモリセルへのアクセスがバッファを介して行われる構成となっており、バッファにアクセスの対象となるページのデータが保持されている場合が相当する（図２０：同一ページアクセスが高速なＤＲＡＭの構造）。

具体的にＤＲＡＭアクセス制御部２０４は、図２０に例示するように、同一のページに対するライト処理とリード処理とがキューにある場合には、その順序を変えずに、当該ライト処理とリード処理とを連続して実行するよう制御する（ＷＲ→ＲＤ高速ケース）。これにより、互いに異なるページ（不同ページ）へのアクセスが続く場合（ＷＲ→ＲＤ通常ケース）に比べ、書き込み、読み出しの処理を、より短いクロックサイクル数で処理できることとなる。つまり、ＤＲＡＭアクセス制御部２０４は、リード処理とライト処理とが混在した連続的な処理も行うこととしてよい。

本実施の形態では、ＤＲＡＭアクセス制御部２０４が、このような複数のアクセスの連続的な実行を積極的に行い、必要クロックサイクル数を削減する。このためにＤＲＡＭアクセス制御部２０４は、リードモディファイライトの要求をＲＭＷキュー２０２に保持したまま、リードモディファイライトの処理の実行を、要求を受けて直ちに行わずに、遅延させてよい。リードモディファイライトの処理を積極的に遅延させることで、１つのリードモディファイライトの処理に含まれるリード処理やライト処理を、他のアクセスと連続して実行させるマッチング（スケジューリング）が容易となる。

またこれにより、ＥＣＣ処理が必要なメモリ２２において、本実施の形態の上記の処理により追加で要する３クロックサイクルを、次の２つの方法で隠蔽することができる。

その方法の一つは、ＲＭＷキュー２０２のエントリ数を比較的多数設け、単位時間あたりに並列保持可能なリードモディファイライトの処理のためのデータの数を増大させることである。

既に述べたように、ＲＭＷキュー２０２のエントリ数は、必要なリードモディファイライトの処理の数に基づいて決めればよい。十分な時間かつ並列度で、複数のアクセスをスケジューリングさせることで、メモリアクセスの非効率化を避け、メモリアクセスにアイドル時間があった場合には、この時間も利用してリードモディファイライトの処理に必要なリード処理やライト処理を実行できるようになる。

また、もう一つの方法は、１クロックサイクルを短くする、すなわちアクセスビットレートを引き上げることである。この方法によっても、単位時間あたりの、リードモディファイライトの処理のスループットを、ＥＣＣ処理が不要なメモリと同等とすることが可能となる。

例えばＤＲＡＭへのアクセスにおいて、ＥＣＣ処理単位であるバースト長未満のデータアクセスのみが発生し続けるワースト条件においては、従来９クロックサイクルを要したところ、追加で３クロックサイクル更に要するので、（９＋３）/９＝１．３３３倍にクロック周波数を引き上げればよい。すなわちＥＣＣ処理単位であるバースト長未満のデータアクセスの発生頻度が５０％である条件においては、その半分のクロックレート引き上げ率である１．１６６倍にクロック周波数を引き上げればよい。たとえば、ＥＣＣ処理が不要なメモリにおいて、アクセスビットレートが１４Gbpsであった場合、１６．５Gbpsにすれば、本条件を満たすこととなる。

また本実施の形態の情報処理装置では、制御部１１は、アクセスビットレートを、各アプリケーションのＥＣＣ処理単位であるバースト長未満のデータアクセスの発生量に基づいて随時変更してよい。ここで当該バースト長未満のデータアクセスの発生量を把握する方法としては次の２つの方法が考えられる。

第１の方法は、実行しようとするアプリケーションをあらかじめ（試験的に）実行し、ＥＣＣ処理単位であるバースト長未満のデータアクセスが発生する頻度と量、すなわち既に説明したＰ２に相当する値Ｐ２′を測定により得て、ＥＣＣ処理が不要なメモリを使ったシステムと同等性能を発揮するために必要なアクセスビットレートをプロファイルデータとして、各アプリケーションの識別子と共にデータベース化する方法である。ここで該当アプリケーションをＥＣＣ処理が必要なメモリを使ったシステムで実行するときは、識別子にもとづいてデータベースを参照し、必要なアクセスビットレートを設定する。

具体的には、測定して得たＰ２′および、本システムのアクセススケジューラが規定するリードモディファイライトの処理の最長滞留時間Ｐ３に基づき、本システムのＲＭＷキュー２０２のエントリ数が十分であるか計算できる。たとえば、
P2'=18M/s、
P3=2us
であるとすると、必要なＲＭＷキュー２０２のエントリ数は、
(18M/s) × (2us) / (1s) = 36
である。

一方、本システムが搭載するＲＭＷキュー２０２のエントリ数Nが32であった場合、アクセスビットレートを引き上げないとＲＭＷキュー２０２がフルとなり、ＥＣＣ処理が不要なメモリと同等の処理性能を維持できないこととなる。そしてこの場合、必要なアクセスビットレートの引き上げ率は、36/32=1.125倍となる。

発生量を把握する第２の方法は、ＥＣＣ処理が必要なメモリを使ったシステムで各アプリケーションを実行するときに、DRAMアクセス制御部２０４が、動的にＲＭＷキュー２０２の利用状況を観測し、Ｐ２′を測定する方法である。

この例では、一定時間あたりにおいて、あらかじめ定めた閾値を上回るリードモディファイライト処理の発生が確認されたら、動的にアクセスビットレートを引き上げる。この閾値は多段階あってもよい。閾値に基づいて、逆方向のアクセスビットレート引き下げの制御が必要に応じて動的に行われてもよい。アクセスビットレートの決定方法は、前述の第１の方法と同様であるので繰り返しての説明は省略する。

１１ 制御部、１２ 記憶部、１３ 操作制御部、１４ 表示制御部、１５ 通信部、２１ 記憶制御部、２２ メモリ。

Claims (14)

1. メモリと、当該メモリへのデータの書き込み指示を受けて、データを書き込むメモリコントローラとを備えた情報処理装置であって、
   前記メモリは、所定のデータ長のデータごとに誤り訂正処理を実行するメモリであり、
   前記メモリコントローラは、書き込み指示に係るデータのデータ長が、前記所定のデータ長より短い場合に、リードモディファイライトの処理を、前記メモリに代わって行うメモリコントローラである、情報処理装置。
2. 請求項１に記載の情報処理装置であって、
   前記メモリコントローラは、リードモディファイライトの処理に利用可能な記憶領域を複数備え、リードモディファイライトの処理を並列的に実行する情報処理装置。
3. 請求項１または２に記載の情報処理装置であって、
   前記メモリコントローラへデータの書き込み指示を行う制御部をさらに有し、
   当該制御部は、メモリコントローラへデータの書き込み指示を出力した時点で、前記メモリへの書き込みが完了したものとして、後続処理を実行する情報処理装置。
4. 請求項１から３のいずれか一項に記載の情報処理装置であって、
   前記メモリコントローラは、前記リードモディファイライトの処理中に、当該リードモディファイライトの処理を行っているデータの書き込み先と同じ書き込み先のアドレスに対する前記所定のデータ長より短いデータの書き込み要求を新たに受けたときには、前記リードモディファイライトの処理を行っているデータと、当該新たに受けた書き込み要求に係るデータとをマージして、前記リードモディファイライトの処理を継続する情報処理装置。
5. 請求項１から４のいずれか一項に記載の情報処理装置であって、
   前記メモリコントローラは、前記リードモディファイライトの処理として、リードモディファイライトの処理に利用可能な記憶領域に、書き込み指示に係るデータを格納し、当該書き込み指示に係るデータの書き込み先のアドレスに対応する前記メモリ内のアドレスに格納されている前記所定のデータ長のデータを読み出して、前記記憶領域に格納したデータとマージし、当該マージして得た所定のデータ長のデータを、前記メモリ内の対応するアドレスに書き込む処理を行い、
   当該メモリコントローラは、当該リードモディファイライトの処理において、前記所定のデータ長のデータを前記メモリから読み出すまでの間に、対応するアドレスからのデータの読み出し指示を受け入れたときには、前記所定のデータ長のデータの読み出しを優先的に実行するよう制御する情報処理装置。
6. 請求項５に記載の情報処理装置であって、
   前記メモリコントローラは、前記リードモディファイライトの処理において、前記所定のデータ長のデータを前記メモリに書き込む処理を行うまでの間に、対応するアドレスからのデータの読み出し指示を受け入れたときには、リードモディファイライトの処理に利用可能な前記記憶領域に格納された、所定のデータ長のデータを前記メモリから読み出したデータとして出力する情報処理装置。
7. 請求項１から６のいずれか一項に記載の情報処理装置であって、
   前記メモリコントローラと前記メモリとの間のアクセスビットレートを、誤り訂正処理を実行しないメモリを用いる場合に比べて高く設定する情報処理装置。
8. 請求項１から７のいずれか一項に記載の情報処理装置であって、
   前記メモリコントローラは、一連のリードモディファイライトの処理を、リード処理、マージ処理、ライト処理に分割して実行し、前記リード処理またはライト処理を、他のリード処理またはライト処理と連続して実行させる情報処理装置。
9. 請求項１から７のいずれか一項に記載の情報処理装置であって、
   前記メモリコントローラは、リードモディファイライトの処理に含まれるリード処理を、他のリード処理と連続して実行し、リードモディファイライトの処理に含まれるライト処理を、他のライト処理と連続して実行するよう制御する情報処理装置。
10. 請求項１から７のいずれか一項に記載の情報処理装置であって、
    前記メモリは複数のバンクまたはページを含み、
    前記メモリコントローラは、一つのリードモディファイライトの処理を、リード処理、マージ処理、ライト処理に分割して実行し、前記リード処理またはライト処理を、前記メモリ内の同一のバンクまたはページにアクセスする他のリード処理または他のライト処理に、連続して実行させる情報処理装置。
11. 請求項８から１０のいずれか一項に記載の情報処理装置であって、
    前記メモリコントローラは、リードモディファイライトの処理に利用可能な記憶領域を複数備え、
    当該記憶領域に、実行するべきリードモディファイライトの処理に係る情報を保持して、当該リードモディファイライトに含まれるリード処理およびライト処理の実行を遅延させる情報処理装置。
12. 請求項１から１１のいずれか一項に記載の情報処理装置であって、
    前記メモリコントローラは、リードモディファイライトの処理に利用可能な記憶領域として、それぞれ読み出されたデータまたは書き込みの対象となるデータを保持する複数のエントリを含むキューを備え、
    リードモディファイライト処理が終了した後も、当該終了した処理に対応するデータを保持するキューのエントリ内のデータを破棄せず、当該データが格納されている前記メモリのアドレスに対する読み出し要求に対してのデータ供給ないし、当該アドレスに対する書き込みデータの統合に利用する情報処理装置。
13. 請求項１から１２のいずれか一項に記載の情報処理装置であって、
    前記メモリへのアクセスビットレートが、リードモディファイライトの処理の発生量に基づいて設定される情報処理装置。
14. メモリと、当該メモリへのデータの書き込み指示を受けて、データを書き込むメモリコントローラとを備えた情報処理装置の制御方法であって、
    前記メモリが、所定のデータ長のデータごとに誤り訂正処理を実行し、
    前記メモリコントローラが、書き込み指示に係るデータのデータ長が前記所定のデータ長より短い場合に、リードモディファイライトの処理を、前記メモリに代わって行う、情報処理装置の制御方法。
    
    

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