JPH09182072A - 画像圧縮装置 - Google Patents
画像圧縮装置Info
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- JPH09182072A JPH09182072A JP34035995A JP34035995A JPH09182072A JP H09182072 A JPH09182072 A JP H09182072A JP 34035995 A JP34035995 A JP 34035995A JP 34035995 A JP34035995 A JP 34035995A JP H09182072 A JPH09182072 A JP H09182072A
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- memory
- processing
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Abstract
(57)【要約】
【課題】８×８画素のデータブロックに対するアクセス
の高速化により、DCTを用いた画像圧縮処理の高速化を
はかる。 【解決手段】フレームメモリのデータアクセスに８×８
の２次元アドレスのアクセス方法を適用したＤＭＡ転送
を用いて、ＤＣＴ処理とデータアクセスを並列に行う。
の高速化により、DCTを用いた画像圧縮処理の高速化を
はかる。 【解決手段】フレームメモリのデータアクセスに８×８
の２次元アドレスのアクセス方法を適用したＤＭＡ転送
を用いて、ＤＣＴ処理とデータアクセスを並列に行う。
Description
【０００１】
【発明の属する技術分野】本発明は離散コサイン変換
（以下ＤＣＴ）を用いて画像データを圧縮するための画
像圧縮装置に関する。
（以下ＤＣＴ）を用いて画像データを圧縮するための画
像圧縮装置に関する。
【０００２】
【従来の技術】ＤＣＴを用いた画像データ圧縮では、対
象とする原画像データが格納されたフレームメモリから
２次元の矩形領域（８×８画素）のブロックデータをア
クセスしなければならない。
象とする原画像データが格納されたフレームメモリから
２次元の矩形領域（８×８画素）のブロックデータをア
クセスしなければならない。
【０００３】従来、ＣＰＵでＤＣＴを実現する場合に
は、フレームメモリ内の矩形領域へのデータアクセスを
ソフトウェアによって実現しなければならなかった。Ｃ
ＰＵは、１次元のメモリ空間をアクセスするのは得意と
するが、２次元のメモリ空間をアクセスしようとする
と、そのためのアドレス生成に時間がかかってしまって
いた。このため、２次元アドレス計算，データアクセス
及びＤＣＴ処理という一連の処理をＣＰＵがしなければ
ならないため、処理全体に多くのサイクル数を必要とし
ていた。
は、フレームメモリ内の矩形領域へのデータアクセスを
ソフトウェアによって実現しなければならなかった。Ｃ
ＰＵは、１次元のメモリ空間をアクセスするのは得意と
するが、２次元のメモリ空間をアクセスしようとする
と、そのためのアドレス生成に時間がかかってしまって
いた。このため、２次元アドレス計算，データアクセス
及びＤＣＴ処理という一連の処理をＣＰＵがしなければ
ならないため、処理全体に多くのサイクル数を必要とし
ていた。
【０００４】ＣＰＵで高速に画像処理を行うために、積
和演算等を高速に行うマルチメディア命令等がＣＰＵの
命令セットに追加されるようになってきたが、２次元の
メモリアクセスを高速に行う方法に関しては提案されて
いなかった。
和演算等を高速に行うマルチメディア命令等がＣＰＵの
命令セットに追加されるようになってきたが、２次元の
メモリアクセスを高速に行う方法に関しては提案されて
いなかった。
【０００５】
【発明が解決しようとする課題】従来はＣＰＵで、２次
元アドレス計算，メモリアクセス、及びＤＣＴ処理を逐
次的に実行していたため、全体の処理の高速化には限界
があった。また、画像メモリのようなメモリ容量が大き
いメモリを安価なメモリで構成しようとすると、ＣＰＵ
からメモリへのアクセスに時間がかかり、高速化できな
いという問題があった。
元アドレス計算，メモリアクセス、及びＤＣＴ処理を逐
次的に実行していたため、全体の処理の高速化には限界
があった。また、画像メモリのようなメモリ容量が大き
いメモリを安価なメモリで構成しようとすると、ＣＰＵ
からメモリへのアクセスに時間がかかり、高速化できな
いという問題があった。
【０００６】本発明の目的は、ＣＰＵで画像圧縮する場
合に、安価な画像メモリであっても高速化が実現できる
画像圧縮装置を提供することにある。
合に、安価な画像メモリであっても高速化が実現できる
画像圧縮装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、原画像データ
が書き込まれるフレームメモリ（以下ＦＭと略す）と、
ＦＭ上８×８画素の矩形領域から成る１ブロックの２次
元データを読み出すためのアドレス発生器と、ＦＭ上８
×８画素の矩形領域から成る１ブロックの２次元データ
を１次元データとして一時的に記憶する高速少容量のメ
モリバッファａ及びメモリバッファｂと、ＦＭからメモ
リバッファａ又はメモリバッファｂへのデータ転送を行
うダイレクトメモリアクセスコントローラ(以下ＤＭＡ
Ｃと略す)と、メモリバッファａ又はメモリバッファｂ
のデータを用いてＤＣＴ処理を行うＣＰＵと、これらを
結合する共通バスとから構成され、ＦＭ上の１ブロック
のデータをアドレス発生器で得られたＦＭのアドレスに
従ってアクセスし、ＤＭＡＣを使用して１ブロックのデ
ータをメモリバッファａ又はメモリバッファｂに順次書
き込むのと並列に、ＣＰＵがメモリバッファｂ（１回前
のＤＭＡＣによるデータ転送でブロックデータが書き込
まれているものとする）又はメモリバッファａの６４個
のデータを読み出してＤＣＴ処理を行うようにしたもの
である。
が書き込まれるフレームメモリ（以下ＦＭと略す）と、
ＦＭ上８×８画素の矩形領域から成る１ブロックの２次
元データを読み出すためのアドレス発生器と、ＦＭ上８
×８画素の矩形領域から成る１ブロックの２次元データ
を１次元データとして一時的に記憶する高速少容量のメ
モリバッファａ及びメモリバッファｂと、ＦＭからメモ
リバッファａ又はメモリバッファｂへのデータ転送を行
うダイレクトメモリアクセスコントローラ(以下ＤＭＡ
Ｃと略す)と、メモリバッファａ又はメモリバッファｂ
のデータを用いてＤＣＴ処理を行うＣＰＵと、これらを
結合する共通バスとから構成され、ＦＭ上の１ブロック
のデータをアドレス発生器で得られたＦＭのアドレスに
従ってアクセスし、ＤＭＡＣを使用して１ブロックのデ
ータをメモリバッファａ又はメモリバッファｂに順次書
き込むのと並列に、ＣＰＵがメモリバッファｂ（１回前
のＤＭＡＣによるデータ転送でブロックデータが書き込
まれているものとする）又はメモリバッファａの６４個
のデータを読み出してＤＣＴ処理を行うようにしたもの
である。
【０００８】
【発明の実施の形態】以下に、本発明の一実施例を示
す。図１は本発明の構造を表わすブロック図である。１
０は原画像データが格納されるＦＭ、６０はＦＭ１０に
格納された原画像データの中に２次元的に配置された８
×８画素の矩形領域ブロックデータを連続的にアクセス
するためのアドレスを発生するアドレス発生器である。
メモリバッファａ，メモリバッファｂはアドレス発生器
６０により生成されたアドレスに従ってアクセスされた
６４個のブロックデータを１次元的に順次格納するため
のメモリで、メモリバッファａ，メモリバッファｂ共に
高速アクセスが可能で６４個の画素データを格納する少
容量メモリである。２０はＦＭ１０からメモリバッファ
ａ又はメモリバッファｂへのブロックデータの転送を担
うＤＭＡＣである。５０はデータ処理および制御を行う
ＣＰＵで、特にメモリバッファａ又はメモリバッファｂ
のメモリから読み出した８×８画素のデータのＤＣＴ処
理を実行するＣＰＵである。また、これら全ての構成要
素は共通バス７０により結合されており、アドレス及び
データの入出力がこの共通バス７０を通して行われる。
す。図１は本発明の構造を表わすブロック図である。１
０は原画像データが格納されるＦＭ、６０はＦＭ１０に
格納された原画像データの中に２次元的に配置された８
×８画素の矩形領域ブロックデータを連続的にアクセス
するためのアドレスを発生するアドレス発生器である。
メモリバッファａ，メモリバッファｂはアドレス発生器
６０により生成されたアドレスに従ってアクセスされた
６４個のブロックデータを１次元的に順次格納するため
のメモリで、メモリバッファａ，メモリバッファｂ共に
高速アクセスが可能で６４個の画素データを格納する少
容量メモリである。２０はＦＭ１０からメモリバッファ
ａ又はメモリバッファｂへのブロックデータの転送を担
うＤＭＡＣである。５０はデータ処理および制御を行う
ＣＰＵで、特にメモリバッファａ又はメモリバッファｂ
のメモリから読み出した８×８画素のデータのＤＣＴ処
理を実行するＣＰＵである。また、これら全ての構成要
素は共通バス７０により結合されており、アドレス及び
データの入出力がこの共通バス７０を通して行われる。
【０００９】次に本実施例における装置によりＦＭに格
納された画像データをＤＣＴ処理するまでの動作につい
て説明する。ＦＭ１０には画像圧縮の対象となる原画像
の１フレーム分の２次元の画素データが格納されてい
る。先ず、ＤＭＡＣ２０はＦＭ１０からＤＣＴ処理に必
要な８×８画素のデータを読み出し、高速少容量のメモ
リバッファａへ書き込む。ここで、メモリバッファａに
書き込まれるデータは、ＤＣＴ処理に必要な順番に書き
込まれるものとする。
納された画像データをＤＣＴ処理するまでの動作につい
て説明する。ＦＭ１０には画像圧縮の対象となる原画像
の１フレーム分の２次元の画素データが格納されてい
る。先ず、ＤＭＡＣ２０はＦＭ１０からＤＣＴ処理に必
要な８×８画素のデータを読み出し、高速少容量のメモ
リバッファａへ書き込む。ここで、メモリバッファａに
書き込まれるデータは、ＤＣＴ処理に必要な順番に書き
込まれるものとする。
【００１０】続いて、ＣＰＵ５０はメモリバッファａの
データを読み込んでＤＣＴ処理および画像圧縮に必要な
量子化処理，可変長符号化等の処理を行う。このときメ
モリバッファａには、ＤＣＴ処理に必要な順番にデータ
が格納されているので高速なＤＣＴ処理が可能である。
ＣＰＵ５０がメモリバッファａのデータを読み出した
後、ＤＣＴ処理の内部演算処理を行っている間は、バス
７０が開放されている。
データを読み込んでＤＣＴ処理および画像圧縮に必要な
量子化処理，可変長符号化等の処理を行う。このときメ
モリバッファａには、ＤＣＴ処理に必要な順番にデータ
が格納されているので高速なＤＣＴ処理が可能である。
ＣＰＵ５０がメモリバッファａのデータを読み出した
後、ＤＣＴ処理の内部演算処理を行っている間は、バス
７０が開放されている。
【００１１】そこで、これと平行してＤＭＡＣ２０は、
次のＤＣＴ処理に必要なブロックデータをＦＭ１０から
メモリバッファｂに転送する。このときアドレス発生器
６０は、次のＤＣＴ処理に必要なブロックデータのＦＭ
アドレスを発生させる。
次のＤＣＴ処理に必要なブロックデータをＦＭ１０から
メモリバッファｂに転送する。このときアドレス発生器
６０は、次のＤＣＴ処理に必要なブロックデータのＦＭ
アドレスを発生させる。
【００１２】以下、同様の処理を繰り返し行うことで、
ＦＭ１０内の２次元データをＣＰＵ５０で処理しやすい
１次元のデータフォーマットにしてメモリバッファａま
たはメモリバッファｂに転送するのと、ＤＣＴ処理とが
互いに独立して並列に実行できるので、ＣＰＵを用いた
画像圧縮を高速に実現することが可能である。
ＦＭ１０内の２次元データをＣＰＵ５０で処理しやすい
１次元のデータフォーマットにしてメモリバッファａま
たはメモリバッファｂに転送するのと、ＤＣＴ処理とが
互いに独立して並列に実行できるので、ＣＰＵを用いた
画像圧縮を高速に実現することが可能である。
【００１３】この並列処理のシーケンス例を図５のタイ
ミングチャートに示す。まず、ＣＰＵ５０がＤＭＡＣ２
０を起動する。ＤＭＡＣ２０は、次のＤＣＴ処理に必要
なブロックデータをＦＭ１０からメモリバッファａに転
送し、ＤＭＡ転送を終了する。次にＣＰＵ５０がメモリ
バッファａからデータを読み出してＤＣＴ処理を開始す
ると同時にＤＭＡＣ２０を起動し、次のＤＣＴ処理に必
要なブロックデータをＦＭ１０からメモリバッファｂに
転送する。このときＣＰＵ５０はデータバス７０を使用
していないので、ＤＣＴ処理とＤＭＡＣ２０のデータ転
送を並列に行うことができる。
ミングチャートに示す。まず、ＣＰＵ５０がＤＭＡＣ２
０を起動する。ＤＭＡＣ２０は、次のＤＣＴ処理に必要
なブロックデータをＦＭ１０からメモリバッファａに転
送し、ＤＭＡ転送を終了する。次にＣＰＵ５０がメモリ
バッファａからデータを読み出してＤＣＴ処理を開始す
ると同時にＤＭＡＣ２０を起動し、次のＤＣＴ処理に必
要なブロックデータをＦＭ１０からメモリバッファｂに
転送する。このときＣＰＵ５０はデータバス７０を使用
していないので、ＤＣＴ処理とＤＭＡＣ２０のデータ転
送を並列に行うことができる。
【００１４】本実施例では、ＤＭＡ転送をバースト転送
で説明したが、サイクルスチール転送でも同じ効果を期
待できる。
で説明したが、サイクルスチール転送でも同じ効果を期
待できる。
【００１５】次に、ＦＭ１０の２次元のメモリ空間の構
成例を図３に示し説明する。ここでは、７０４×４８０
の画像処理を行うものとする。このときアドレス空間は
２の階乗で実現されることが多いので１０２４×５１２
となる。ただし、ＣＰＵは１次元の空間しか直接アクセ
スできないので、これを１次元の空間で表わすと１９ビ
ットのアドレス空間となる。ここでｘ方向を下位１０ビ
ット，ｙ方向を上位９ビットとする。
成例を図３に示し説明する。ここでは、７０４×４８０
の画像処理を行うものとする。このときアドレス空間は
２の階乗で実現されることが多いので１０２４×５１２
となる。ただし、ＣＰＵは１次元の空間しか直接アクセ
スできないので、これを１次元の空間で表わすと１９ビ
ットのアドレス空間となる。ここでｘ方向を下位１０ビ
ット，ｙ方向を上位９ビットとする。
【００１６】ＤＣＴ処理は８×８画素データ単位で処理
するので、この７０４×４８０画素を８８×６０ブロッ
クに分ける。一つのブロックのアドレスは、数１とな
る。
するので、この７０４×４８０画素を８８×６０ブロッ
クに分ける。一つのブロックのアドレスは、数１とな
る。
【００１７】
【数１】 ＳＹ×２10＋ＳＸ〜ＳＹ×２10＋ＳＸ＋７， （ＳＹ＋１）×２10＋ＳＸ〜ＳＹ×２10＋ＳＸ＋７， ・・・・ （ＳＹ＋７）×２10＋ＳＸ〜ＳＹ×２10＋ＳＸ＋７ ここで、ＳＹはブロックのｙ方向の先頭アドレス、ＳＸ
はブロックのｘ方向の先頭アドレスである。
はブロックのｘ方向の先頭アドレスである。
【００１８】次に、ＦＭ１０内の１ブロックのアドレス
とメモリバッファａおよびｂのアドレス空間の関係を図
４に示す。ＦＭ１０内の１ブロックのアドレス、(ＳＹ
＋１)×２10＋ＳＸからＳＹ×２10＋ＳＸ＋７を、０か
ら６３に変換している。
とメモリバッファａおよびｂのアドレス空間の関係を図
４に示す。ＦＭ１０内の１ブロックのアドレス、(ＳＹ
＋１)×２10＋ＳＸからＳＹ×２10＋ＳＸ＋７を、０か
ら６３に変換している。
【００１９】次に、本発明の２次元のアドレス発生器６
０の構成例を図２に示し説明する。アドレス発生器６０
はＦＭ１０の中にｘ方向に８画素，ｙ方向に８画素単位
に配置されているブロックデータについてのアドレスを
生成し、計６４画素から成るブロックデータを次々とア
クセスする。
０の構成例を図２に示し説明する。アドレス発生器６０
はＦＭ１０の中にｘ方向に８画素，ｙ方向に８画素単位
に配置されているブロックデータについてのアドレスを
生成し、計６４画素から成るブロックデータを次々とア
クセスする。
【００２０】ｘとｙのブロック先頭アドレスＳＸ，ＳＹ
およびアドレス歩進値ＤＸ，ＤＹはそれぞれＣＰＵ１０
からセットされる。通常アドレスの歩進値が１の場合に
は、ＤＸ，ＤＹに１をセットする。そして、ＤＭＡＣか
らのデータ読み出しストローブによりアドレスは歩進さ
れる。
およびアドレス歩進値ＤＸ，ＤＹはそれぞれＣＰＵ１０
からセットされる。通常アドレスの歩進値が１の場合に
は、ＤＸ，ＤＹに１をセットする。そして、ＤＭＡＣか
らのデータ読み出しストローブによりアドレスは歩進さ
れる。
【００２１】最初はブロックの先頭なのでｘアドレスは
ＳＸ、ｙアドレスはＳＹである。ＤＭＡＣからのデータ
読み出しストローブに応じて、ＳＸにＤＸが加算され、
ｘアドレスがＳＸからＳＸ＋７まで更新される。ｘアド
レスがＳＸ＋７の時、ｘ方向の８進カウンタ６１が７に
なり、ｙ方向のアドレスがＳＹからＳＹ＋１に歩進され
る。同時にｘアドレスはＳＸに戻る。同様に、ｘアドレ
スはＳＸからＳＸ＋７までの歩進を８回繰り返し、ｙア
ドレスは８データ単位にＳＹからＳＹ＋７まで更新さ
れ、６４個のブロックデータのアドレスが生成される。
ＳＸ、ｙアドレスはＳＹである。ＤＭＡＣからのデータ
読み出しストローブに応じて、ＳＸにＤＸが加算され、
ｘアドレスがＳＸからＳＸ＋７まで更新される。ｘアド
レスがＳＸ＋７の時、ｘ方向の８進カウンタ６１が７に
なり、ｙ方向のアドレスがＳＹからＳＹ＋１に歩進され
る。同時にｘアドレスはＳＸに戻る。同様に、ｘアドレ
スはＳＸからＳＸ＋７までの歩進を８回繰り返し、ｙア
ドレスは８データ単位にＳＹからＳＹ＋７まで更新さ
れ、６４個のブロックデータのアドレスが生成される。
【００２２】画像データをサブサンプリングして画面全
体の画素数を減らす場合には、ＤＸ，ＤＹに２以上の値
をセットすれば良い。ｘ，ｙ方向共１／２にする場合に
は、ＤＸ，ＤＹに２，１／４にする場合には、ＤＸ，Ｄ
Ｙに４をセットすればよい。
体の画素数を減らす場合には、ＤＸ，ＤＹに２以上の値
をセットすれば良い。ｘ，ｙ方向共１／２にする場合に
は、ＤＸ，ＤＹに２，１／４にする場合には、ＤＸ，Ｄ
Ｙに４をセットすればよい。
【００２３】また、ＤＭＡＣと２次元アドレス発生器を
１チップにした画像圧縮半導体装置により、画像処理に
適したＤＭＡＣとそれを適用した画像圧縮装置を提供で
きる。
１チップにした画像圧縮半導体装置により、画像処理に
適したＤＭＡＣとそれを適用した画像圧縮装置を提供で
きる。
【００２４】さらに、ＣＰＵとＤＭＡＣと２次元アドレ
ス発生器とバッファメモリを１チップにした画像圧縮半
導体装置により、小型で低価格な画像圧縮装置を提供で
きる。
ス発生器とバッファメモリを１チップにした画像圧縮半
導体装置により、小型で低価格な画像圧縮装置を提供で
きる。
【００２５】本発明は画像圧縮装置について説明した
が、画像伸長装置にも適用可能である。
が、画像伸長装置にも適用可能である。
【００２６】
【発明の効果】本発明によれば、ＤＣＴによる画像圧縮
を行う場合に、フレームメモリからの２次元ブロックデ
ータアクセスとＣＰＵによるＤＣＴ演算の並列処理が可
能になり、高速なＤＣＴ処理および画像圧縮が可能にな
る。
を行う場合に、フレームメモリからの２次元ブロックデ
ータアクセスとＣＰＵによるＤＣＴ演算の並列処理が可
能になり、高速なＤＣＴ処理および画像圧縮が可能にな
る。
【００２７】また、フレームメモリ内のデータをブロッ
ク単位で高速アクセスが可能なメモリバッファへ一時的
に格納する方式をとることにより、ＣＰＵからの画像デ
ータを高速にアクセス(メモリアクセスにウエイトが不
要になる)が可能となりＤＣＴ処理および画像圧縮が可
能になることに加えて、大容量フレームメモリを安価な
低速メモリにでき、装置全体を低価格化できるようにな
る。
ク単位で高速アクセスが可能なメモリバッファへ一時的
に格納する方式をとることにより、ＣＰＵからの画像デ
ータを高速にアクセス(メモリアクセスにウエイトが不
要になる)が可能となりＤＣＴ処理および画像圧縮が可
能になることに加えて、大容量フレームメモリを安価な
低速メモリにでき、装置全体を低価格化できるようにな
る。
【００２８】以上により高速で安価なＣＰＵを用いた画
像圧縮装置を提供する事が可能となる。
像圧縮装置を提供する事が可能となる。
【図１】本発明の画像圧縮装置のブロック図。
【図２】フレームメモリ内のデータ形式を表すブロック
図。
図。
【図３】２次元アドレス発生器のブロック図。
【図４】高速少容量メモリバッファ内のデータ形式を表
す説明図。
す説明図。
【図５】本発明の並列処理のタイミングチャート。
１０…フレームメモリ、２０…ダイレクトメモリアクセ
スコントローラ、５０…ＣＰＵ、６０…アドレス発生
器、ａ，ｂ…メモリバッファ。
スコントローラ、５０…ＣＰＵ、６０…アドレス発生
器、ａ，ｂ…メモリバッファ。
Claims (3)
- 【請求項１】８×８画素の画像ブロックを処理単位とす
る離散コサイン変換を用いた画像圧縮において、原画像
を格納するフレームメモリと、前記フレームメモリ内の
８×８画素の２次元矩形領域から成る前記画像ブロック
のデータをアクセスするためのアドレス発生器と、前記
画像ブロックのデータを一時的に記憶する二つの少容量
で高速アクセス可能なメモリバッファと、フレームメモ
リのデータアクセス及びフレームメモリからメモリバッ
ファへのデータ転送を担うダイレクトメモリアクセスコ
ントローラと、前記メモリバッファのデータについて離
散コサイン変換処理を行うＣＰＵと、これらを結ぶ共通
バスとを有し、前記離散コサイン変換処理と前記ブロッ
クデータアクセスを並列に行うことを特徴とする画像圧
縮装置。 - 【請求項２】請求項１の前記画像圧縮装置を１チップ化
した画像圧縮半導体装置。 - 【請求項３】請求項１の前記アドレス発生器と前記ダイ
レクトメモリアクセスコントローラを１チップ化した画
像圧縮半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34035995A JPH09182072A (ja) | 1995-12-27 | 1995-12-27 | 画像圧縮装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34035995A JPH09182072A (ja) | 1995-12-27 | 1995-12-27 | 画像圧縮装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09182072A true JPH09182072A (ja) | 1997-07-11 |
Family
ID=18336191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34035995A Pending JPH09182072A (ja) | 1995-12-27 | 1995-12-27 | 画像圧縮装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09182072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170553B2 (en) * | 2001-04-26 | 2007-01-30 | Sharp Kabushiki Kaisha | Image processing apparatus, image processing method and portable imaging apparatus |
| US8395634B2 (en) | 2007-05-17 | 2013-03-12 | Sony Corporation | Method and apparatus for processing information |
-
1995
- 1995-12-27 JP JP34035995A patent/JPH09182072A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170553B2 (en) * | 2001-04-26 | 2007-01-30 | Sharp Kabushiki Kaisha | Image processing apparatus, image processing method and portable imaging apparatus |
| US8395634B2 (en) | 2007-05-17 | 2013-03-12 | Sony Corporation | Method and apparatus for processing information |
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