JP2754589B2 - ディジタルγ補正回路 - Google Patents
ディジタルγ補正回路Info
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- JP2754589B2 JP2754589B2 JP63222933A JP22293388A JP2754589B2 JP 2754589 B2 JP2754589 B2 JP 2754589B2 JP 63222933 A JP63222933 A JP 63222933A JP 22293388 A JP22293388 A JP 22293388A JP 2754589 B2 JP2754589 B2 JP 2754589B2
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- input
- memory
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、映像信号のγ補正をディジタル信号処理で
行うディジタルγ補正回路に関し、例えばディジタルビ
デオカメラ装置の撮像信号処理回路等に適用されるもの
である。
行うディジタルγ補正回路に関し、例えばディジタルビ
デオカメラ装置の撮像信号処理回路等に適用されるもの
である。
B.発明の概要 本発明は、映像信号のγ補正をディジタル信号処理で
行うディジタルγ補正回路において、入力データに応じ
てメモリから読み出されるγ補正データにデータ出力手
段の出力データを加算してγ補正済データを形成するよ
うにしたことにより、上記メモリから読み出されるデー
タのデータ長よりも大きなγ補正済データを扱えるよう
にしたものである。
行うディジタルγ補正回路において、入力データに応じ
てメモリから読み出されるγ補正データにデータ出力手
段の出力データを加算してγ補正済データを形成するよ
うにしたことにより、上記メモリから読み出されるデー
タのデータ長よりも大きなγ補正済データを扱えるよう
にしたものである。
C.従来の技術 従来、入力映像信号に所定のγ補正を施して出力する
γ補正回路が、例えばビデオカメラ装置の撮像信号処理
回路等に用いられている。
γ補正回路が、例えばビデオカメラ装置の撮像信号処理
回路等に用いられている。
また、近年のディジタルビデオカメラ装置の開発にと
もなって、上記γ補正をディジタル信号処理で行うディ
ジタルγ補正回路も実用化されている。このディジタル
γ補正回路は、メモリにγ特性に応じたγ補正済データ
のデータテーブルが形成されており、入力映像信号のレ
ベルを示す入力データを上記メモリの読出アドレスデー
タとすることにより上記γ補正済データにデータ変換す
るようになっている。
もなって、上記γ補正をディジタル信号処理で行うディ
ジタルγ補正回路も実用化されている。このディジタル
γ補正回路は、メモリにγ特性に応じたγ補正済データ
のデータテーブルが形成されており、入力映像信号のレ
ベルを示す入力データを上記メモリの読出アドレスデー
タとすることにより上記γ補正済データにデータ変換す
るようになっている。
ところで、一般にメモリは、読み出されるデータのデ
ータ長が１バイトすなわち８ビットとしたものが広く用
いられている。しかし、このようなメモリを単独で用い
たディジタルγ補正回路は、上記メモリから読み出すγ
補正済データのデータ長が８ビットまでのものしか扱う
ことができないので、充分な分解能を得られず画像のS/
Nも良好とはいえないという欠点があった。
ータ長が１バイトすなわち８ビットとしたものが広く用
いられている。しかし、このようなメモリを単独で用い
たディジタルγ補正回路は、上記メモリから読み出すγ
補正済データのデータ長が８ビットまでのものしか扱う
ことができないので、充分な分解能を得られず画像のS/
Nも良好とはいえないという欠点があった。
また、上記欠点を克服するためにデータ長が10ビット
あるいはそれ以上のγ補正済データを扱えるようにした
ディジタルγ補正回路としては、例えば第３図に示すよ
うなものが知られている。
あるいはそれ以上のγ補正済データを扱えるようにした
ディジタルγ補正回路としては、例えば第３図に示すよ
うなものが知られている。
すなわち、このディジタルγ補正回路は、入出力端子
間にメモリブロック（10）が接続されてなり、上記メモ
リブロック（10）に上位ビット用メモリ（11）と下位ビ
ット用メモリ（12）とを備えている。上記メモリブロッ
ク（10）を構成する各メモリ（11），（12）には、入力
映像信号のレベルを示す例えば10ビットの入力データD
INに対応するアドレスに10ビットのγ補正済データDOUT
が書き込まれたデータテーブルが、上位８ビット分と下
位２ビット分とに分割されて形成されている。そして、
このディジタルγ補正回路では、上記入力端子から供給
される入力データDINを読出アドレスデータとして上記
各メモリ（11），（12）からそれぞれγ補正済データD
OUTが読み出され10ビットのデータに合成されて上記出
力端子から出力されるようになっている。
間にメモリブロック（10）が接続されてなり、上記メモ
リブロック（10）に上位ビット用メモリ（11）と下位ビ
ット用メモリ（12）とを備えている。上記メモリブロッ
ク（10）を構成する各メモリ（11），（12）には、入力
映像信号のレベルを示す例えば10ビットの入力データD
INに対応するアドレスに10ビットのγ補正済データDOUT
が書き込まれたデータテーブルが、上位８ビット分と下
位２ビット分とに分割されて形成されている。そして、
このディジタルγ補正回路では、上記入力端子から供給
される入力データDINを読出アドレスデータとして上記
各メモリ（11），（12）からそれぞれγ補正済データD
OUTが読み出され10ビットのデータに合成されて上記出
力端子から出力されるようになっている。
D.発明が解決しようとする課題 ところで、従来のディジタルγ補正回路では、上述の
ようにメモリを単独で用いたのでは、上記メモリから読
み出すγ補正済データのデータ長が８ビットまでのもの
しか扱うことができないので、充分な分解能を得られず
画像のS/Nも良好とはいえないという欠点があった。
ようにメモリを単独で用いたのでは、上記メモリから読
み出すγ補正済データのデータ長が８ビットまでのもの
しか扱うことができないので、充分な分解能を得られず
画像のS/Nも良好とはいえないという欠点があった。
また、上記欠点を克服するためにデータ長が10ビット
あるいはそれ以上のγ補正済データを扱えるようにした
従来のディジタルγ補正回路は、上述のように複数のメ
モリ（11），（12）が必要であった。しかし、このディ
ジタルγ補正回路は、上記メモリブロック（10）を複数
のメモリ（11），（12）を用いて構成していたので、実
装面積が大きくなるとともに、配線が複雑で、消費電力
が大きく、高価になってしまうという欠点があった。
あるいはそれ以上のγ補正済データを扱えるようにした
従来のディジタルγ補正回路は、上述のように複数のメ
モリ（11），（12）が必要であった。しかし、このディ
ジタルγ補正回路は、上記メモリブロック（10）を複数
のメモリ（11），（12）を用いて構成していたので、実
装面積が大きくなるとともに、配線が複雑で、消費電力
が大きく、高価になってしまうという欠点があった。
そこで、本発明は、上述の如き実情に鑑みて提案され
たものであり、上記メモリから読み出されるデータのデ
ータ長よりも大きなγ補正済データを扱えるようにして
分解応が高く画像のS/Nの良いγ補正を実現できるよう
にするとともに、メモリを単独で用いることができるよ
うにして実装面積の縮小や配線の単純化、消費電力の低
減、低価格化等を容易に実現可能な新規な構成のディジ
タルγ補正回路を提供することを目的とする。
たものであり、上記メモリから読み出されるデータのデ
ータ長よりも大きなγ補正済データを扱えるようにして
分解応が高く画像のS/Nの良いγ補正を実現できるよう
にするとともに、メモリを単独で用いることができるよ
うにして実装面積の縮小や配線の単純化、消費電力の低
減、低価格化等を容易に実現可能な新規な構成のディジ
タルγ補正回路を提供することを目的とする。
E.課題を解決するための手段 本発明に係るディジタルγ補正回路は、上述の目的を
達成するために、入力映像信号のレベルを示す入力デー
タがγ補正データの読出アドレスデータとして供給され
るメモリと、上記入力データと所定の基準データとを比
較する比較手段と、上記比較手段の出力に応じて、上記
入力データが上記基準データよりも小さいときには上記
入力データを出力データとし、上記入力データが上記基
準データよりも大きいときには上記基準データを出力す
るデータとするデータ出力手段と、上記メモリからのγ
補正データと上記データ出力手段からの出力データとを
加算してγ補正済データを形成して出力する加算手段と
を備え、上記メモリには上記入力データに応じた上記γ
補正済データと上記データ出力手段からの出力データと
の差の値を有するγ補正データのデータテーブルが形成
されてなる。
達成するために、入力映像信号のレベルを示す入力デー
タがγ補正データの読出アドレスデータとして供給され
るメモリと、上記入力データと所定の基準データとを比
較する比較手段と、上記比較手段の出力に応じて、上記
入力データが上記基準データよりも小さいときには上記
入力データを出力データとし、上記入力データが上記基
準データよりも大きいときには上記基準データを出力す
るデータとするデータ出力手段と、上記メモリからのγ
補正データと上記データ出力手段からの出力データとを
加算してγ補正済データを形成して出力する加算手段と
を備え、上記メモリには上記入力データに応じた上記γ
補正済データと上記データ出力手段からの出力データと
の差の値を有するγ補正データのデータテーブルが形成
されてなる。
F.作用 本発明に係るディジタルγ補正回路では、入力映像信
号のレベルを示す入力データが供給されると、上記メモ
リから上記入力データに応じたγ補正データが読み出さ
れ出力されるとともに、基準データに対する上記入力デ
ータの大きさの大小に応じた比較手段の制御によりデー
タ出力手段から出力データとして上記基準データあるい
は上記入力データが出力され、これらγ補正データとデ
ータ出力手段の出力データとが加算されてγ補正済デー
タが形成される。上記メモリには、γ補正済データより
もデータ長の短いγ補正データのデータテーブルが形成
される。
号のレベルを示す入力データが供給されると、上記メモ
リから上記入力データに応じたγ補正データが読み出さ
れ出力されるとともに、基準データに対する上記入力デ
ータの大きさの大小に応じた比較手段の制御によりデー
タ出力手段から出力データとして上記基準データあるい
は上記入力データが出力され、これらγ補正データとデ
ータ出力手段の出力データとが加算されてγ補正済デー
タが形成される。上記メモリには、γ補正済データより
もデータ長の短いγ補正データのデータテーブルが形成
される。
G.実施例 以下、本発明を適用した実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
第１図は、本実施例のディジタルγ補正回路（１）の
構成を示している。
構成を示している。
この第１図において、上記ディジタルγ補正回路
（１）は、メモリ（２）、比較手段として用いられる比
較回路（３）、データ出力手段として用いられる切換回
路（４）および加算手段として用いられる加算回路
（５）とからなっている。
（１）は、メモリ（２）、比較手段として用いられる比
較回路（３）、データ出力手段として用いられる切換回
路（４）および加算手段として用いられる加算回路
（５）とからなっている。
入力端子（IN）には、入力映像信号のレベルを示す10
ビットの入力データDINが供給される。この入力データD
INは、上記メモリ（２）、上記比較回路（３）および上
記切換回路（４）にそれぞれ供給されるようになってい
る。また、入力端子（REF）には、所定の値（例えば100
％レベルに対応する値）を有する基準データDrefが供給
される。この基準データDrefは、上記比較回路（３）お
よび上記切換回路（４）にそれぞれ供給されるようにな
っている。さらにまた、上記比較回路（３）の出力端
は、上記切換回路（４）に接続されている。上記メモリ
（２）の出力端と上記切換回路（４）の出力端とは、上
記加算回路（５）を介して出力端子（OUT）に接続され
ている。
ビットの入力データDINが供給される。この入力データD
INは、上記メモリ（２）、上記比較回路（３）および上
記切換回路（４）にそれぞれ供給されるようになってい
る。また、入力端子（REF）には、所定の値（例えば100
％レベルに対応する値）を有する基準データDrefが供給
される。この基準データDrefは、上記比較回路（３）お
よび上記切換回路（４）にそれぞれ供給されるようにな
っている。さらにまた、上記比較回路（３）の出力端
は、上記切換回路（４）に接続されている。上記メモリ
（２）の出力端と上記切換回路（４）の出力端とは、上
記加算回路（５）を介して出力端子（OUT）に接続され
ている。
このような構成の本実施例の動作を第２図を参照しつ
つ説明する。なお、この第２図では、横軸に上記入力端
子（IN）に供給される入力データDINの値を示し、縦軸
にそれに対応して上記出力端子（OUT）から出力される
γ補正済データDOUTの値を示している。
つ説明する。なお、この第２図では、横軸に上記入力端
子（IN）に供給される入力データDINの値を示し、縦軸
にそれに対応して上記出力端子（OUT）から出力される
γ補正済データDOUTの値を示している。
先ず、上記比較回路（３）は、上記入力端子（IN）か
ら供給される入力データDINと上記入力端子（REF）から
供給される基準データDrefとを比較して、そのデータの
大小に応じて上記切換回路（４）を次のように制御す
る。
ら供給される入力データDINと上記入力端子（REF）から
供給される基準データDrefとを比較して、そのデータの
大小に応じて上記切換回路（４）を次のように制御す
る。
すなわち、上記比較回路（３）は、上記入力データD
INとして入力映像信号の０レベルを示すデータD0から上
記基準データDrefまでのデータが供給されているときに
は、上記入力データDINが上記基準データDrefよりも小
さいことを示す比較データD2を上記切換回路（４）に供
給する。これにより、上記切換回路（４）は、第２図中
に直線Ａにて示すように、上記入力端子（IN）からの入
力データDINを出力データD3として出力する。
INとして入力映像信号の０レベルを示すデータD0から上
記基準データDrefまでのデータが供給されているときに
は、上記入力データDINが上記基準データDrefよりも小
さいことを示す比較データD2を上記切換回路（４）に供
給する。これにより、上記切換回路（４）は、第２図中
に直線Ａにて示すように、上記入力端子（IN）からの入
力データDINを出力データD3として出力する。
また、上記比較回路（３）は、上記入力データDINと
して上記基準データDrefより大きいデータが供給されて
いるときには、上記入力データDINが上記基準データD
refよりも大きいことを示す比較データD2を上記切換回
路（４）に供給する。これにより、上記切換回路（４）
は、第２図中に直線Ｂにて示すように、上記入力端子
（REF）からの基準データDrefを出力データD3として出
力する。
して上記基準データDrefより大きいデータが供給されて
いるときには、上記入力データDINが上記基準データD
refよりも大きいことを示す比較データD2を上記切換回
路（４）に供給する。これにより、上記切換回路（４）
は、第２図中に直線Ｂにて示すように、上記入力端子
（REF）からの基準データDrefを出力データD3として出
力する。
次に、上記メモリ（３）には、上記入力データDINに
対応するアドレスに、第２図中に斜線で示すように、上
記γ補正済データDOUTと上記切換回路（４）からの出力
データD3との差の値を有するγ補正データD1が書き込ま
れたデータテーブルが形成されている。
対応するアドレスに、第２図中に斜線で示すように、上
記γ補正済データDOUTと上記切換回路（４）からの出力
データD3との差の値を有するγ補正データD1が書き込ま
れたデータテーブルが形成されている。
すなわち、このメモリ（２）には、上記データD0から
上記基準データDrefまでの入力データDINの対応するア
ドレスに、例えば第２図中に示す入力データDAに対する
γ補正データDaのように、上記γ補正済データDOUTと上
記出力データD3すなわち上記入力データDINとの差の値
を有するγ補正データD1が書き込まれている。
上記基準データDrefまでの入力データDINの対応するア
ドレスに、例えば第２図中に示す入力データDAに対する
γ補正データDaのように、上記γ補正済データDOUTと上
記出力データD3すなわち上記入力データDINとの差の値
を有するγ補正データD1が書き込まれている。
また、このメモリ（２）には、上記基準データDrefよ
り大きい入力データDINに対応するアドレスに、例えば
第２図中に示す入力データDBに対するγ補正データDbの
ように、上記γ補正済データDOUTと上記出力データD3す
なわち上記基準データDrefとの差の値を有するγ補正デ
ータD1が書き込まれていた。
り大きい入力データDINに対応するアドレスに、例えば
第２図中に示す入力データDBに対するγ補正データDbの
ように、上記γ補正済データDOUTと上記出力データD3す
なわち上記基準データDrefとの差の値を有するγ補正デ
ータD1が書き込まれていた。
また、この実施例では、上記メモリ（２）の所定の入
力データDCより大きい入力データDINに対応するアドレ
スに、第２図中にDcにて示すように、所定の白レベルD
wcLと上記基準データDrefとの差の値を有する一定のγ
補正データD1が書き込まれている。これにより、本実施
例では、上記入力端子（IN）に上記所定の入力データDc
より大きい入力データDINが供給されると、上記γ補正
済データDOUTがすべて上記白レベルDwcLとなり、いわゆ
るホワイトクリップがなされる。
力データDCより大きい入力データDINに対応するアドレ
スに、第２図中にDcにて示すように、所定の白レベルD
wcLと上記基準データDrefとの差の値を有する一定のγ
補正データD1が書き込まれている。これにより、本実施
例では、上記入力端子（IN）に上記所定の入力データDc
より大きい入力データDINが供給されると、上記γ補正
済データDOUTがすべて上記白レベルDwcLとなり、いわゆ
るホワイトクリップがなされる。
これらメモリ（２）に書き込まれたγ補正データD
1は、上記基準データDrefを適切に設定することによ
り、１ワードのデータ長が１バイトすなわち８ビットを
超えないようになっている。したがって、上記メモリ
（２）は、１ワードのデータ長が８ビットの一般的なも
の１個で構成することができる。
1は、上記基準データDrefを適切に設定することによ
り、１ワードのデータ長が１バイトすなわち８ビットを
超えないようになっている。したがって、上記メモリ
（２）は、１ワードのデータ長が８ビットの一般的なも
の１個で構成することができる。
上記メモリ（２）から読み出されたγ補正データD
1は、上記加算回路（５）にて上記切換回路（４）の出
力データD3と加算されてγ補正済データDOUTとなり、上
記出力端子（OUT）から出力されるようになっている。
1は、上記加算回路（５）にて上記切換回路（４）の出
力データD3と加算されてγ補正済データDOUTとなり、上
記出力端子（OUT）から出力されるようになっている。
このように、本実施例のディジタルγ補正回路（１）
では、上記メモリ（２）からのγ補正データD1と上記切
換回路（４）の出力データD3とを加算して上記γ補正済
データDOUTを形成するようにしたことによって、上記メ
モリ（２）のデータテーブルから読み出されるγ補正デ
ータD1のデータ長（８ビット）よりもデータ長が大きな
上記γ補正済データDOUT（10ビット）を扱うことができ
る。したがって、上記ディジタルγ補正回路（１）は、
メモリから読み出されるデータのデータ長までのγ補正
済データDOUTしか扱えない従来のディジタルγ補正回路
と比較して、分解能が高く画像のS/Nの良いγ補正を実
現できる。
では、上記メモリ（２）からのγ補正データD1と上記切
換回路（４）の出力データD3とを加算して上記γ補正済
データDOUTを形成するようにしたことによって、上記メ
モリ（２）のデータテーブルから読み出されるγ補正デ
ータD1のデータ長（８ビット）よりもデータ長が大きな
上記γ補正済データDOUT（10ビット）を扱うことができ
る。したがって、上記ディジタルγ補正回路（１）は、
メモリから読み出されるデータのデータ長までのγ補正
済データDOUTしか扱えない従来のディジタルγ補正回路
と比較して、分解能が高く画像のS/Nの良いγ補正を実
現できる。
その上、本実施例のディジタルγ補正回路（１）で
は、上記メモリ（２）を１ワードのデータ長が８ビット
の一般的なもの１個で構成することができる。したがっ
て、上記ディジタルγ補正回路（１）では、複数のメモ
リを用いて構成された従来のディジタルγ補正回路と比
較して、実装面積を小さくすることができるとともに、
配線を単純にでき、その上、消費電力の低減や低価格等
を実現することもできる。
は、上記メモリ（２）を１ワードのデータ長が８ビット
の一般的なもの１個で構成することができる。したがっ
て、上記ディジタルγ補正回路（１）では、複数のメモ
リを用いて構成された従来のディジタルγ補正回路と比
較して、実装面積を小さくすることができるとともに、
配線を単純にでき、その上、消費電力の低減や低価格等
を実現することもできる。
なお、本発明を適用したディジタルγ補正回路の上記
γ補正済データDOUTの変化の割合等は、上記第２図に示
されたもの以外のものであっても良いことは無論であ
る。また、本発明に係るディジタルγ補正回路では、上
記γ補正済データDOUTの変化の割合等は、上記メモリ
（２）のデータテーブルに書き込まれたγ補正データD1
を変更することにより、容易かつ任意に変更することが
できる。
γ補正済データDOUTの変化の割合等は、上記第２図に示
されたもの以外のものであっても良いことは無論であ
る。また、本発明に係るディジタルγ補正回路では、上
記γ補正済データDOUTの変化の割合等は、上記メモリ
（２）のデータテーブルに書き込まれたγ補正データD1
を変更することにより、容易かつ任意に変更することが
できる。
H.発明の効果 本発明に係るディジタルγ補正回路では、入力映像信
号のレベルを示す入力データが供給されると、メモリか
ら上記入力データに応じたγ補正データが出力されると
ともに、基準データに対する上記入力データの大きさの
大小に応じた比較手段の制御によりデータ出力手段から
出力データとして上記基準データあるいは上記入力デー
タが出力され、これらγ補正データと出力手段の出力デ
ータとが加算されてγ補正済データが形成される。
号のレベルを示す入力データが供給されると、メモリか
ら上記入力データに応じたγ補正データが出力されると
ともに、基準データに対する上記入力データの大きさの
大小に応じた比較手段の制御によりデータ出力手段から
出力データとして上記基準データあるいは上記入力デー
タが出力され、これらγ補正データと出力手段の出力デ
ータとが加算されてγ補正済データが形成される。
したがって、本発明に係るディジタルγ補正回路で
は、上記メモリのデータテーブルから読み出されるデー
タのデータ長よりも大きなγ補正済データを扱うことが
できる。よって、上記ディジタルγ補正回路は、メモリ
から読み出されるデータのデータ長までのγ補正済デー
タしか扱えない従来のディジタルγ補正回路と比較し
て、分解能が高く画像のS/Nの良いγ補正を実現でき
る。
は、上記メモリのデータテーブルから読み出されるデー
タのデータ長よりも大きなγ補正済データを扱うことが
できる。よって、上記ディジタルγ補正回路は、メモリ
から読み出されるデータのデータ長までのγ補正済デー
タしか扱えない従来のディジタルγ補正回路と比較し
て、分解能が高く画像のS/Nの良いγ補正を実現でき
る。
その上、本発明に係るディジタルγ補正回路では、上
記メモリを１個で構成することができる。したがって、
上記ディジタルγ補正回路では、複数のメモリを用いて
構成された従来のディジタルγ補正回路と比較して、実
装面積を小さくすることができるとともに、配線を単純
にでき、その上、消費電力の低減や低価格化等を実現す
ることもできる。
記メモリを１個で構成することができる。したがって、
上記ディジタルγ補正回路では、複数のメモリを用いて
構成された従来のディジタルγ補正回路と比較して、実
装面積を小さくすることができるとともに、配線を単純
にでき、その上、消費電力の低減や低価格化等を実現す
ることもできる。
第１図は本発明に係るディジタルγ補正回路の実施例の
構成を示すブロック図、第２図は上記実施例における入
力データの値に対するγ補正済データの値を示すグラフ
である。 第３図は、ディジタルγ補正回路の従来例の構成を示す
ブロック図である。 １……ディジタルγ補正回路 ２……メモリ ３……比較回路 ４……データ出力手段として用いられる切換回路 ５……加算回路
構成を示すブロック図、第２図は上記実施例における入
力データの値に対するγ補正済データの値を示すグラフ
である。 第３図は、ディジタルγ補正回路の従来例の構成を示す
ブロック図である。 １……ディジタルγ補正回路 ２……メモリ ３……比較回路 ４……データ出力手段として用いられる切換回路 ５……加算回路
Claims (1)
- 【請求項１】入力映像信号のレベルを示す入力データが
γ補正データの読出アドレスデータとして供給されるメ
モリと、 上記入力データと所定の基準データとを比較する比較手
段と、 上記比較手段の出力に応じて、上記入力データが上記基
準データよりも小さいときには上記入力データを出力デ
ータとし、上記入力データが上記基準データよりも大き
いときには上記基準データを出力データとするデータ出
力手段と、 上記メモリからのγ補正データと上記データ出力手段か
らの出力データとを加算してγ補正済データを形成して
出力する加算手段とを備え、 上記メモリには上記入力データに応じた上記γ補正済デ
ータと上記データ出力手段からの出力データとの差の値
を有するγ補正データのデータテーブルが形成されてな
るディジタルγ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222933A JP2754589B2 (ja) | 1988-09-06 | 1988-09-06 | ディジタルγ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222933A JP2754589B2 (ja) | 1988-09-06 | 1988-09-06 | ディジタルγ補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0270177A JPH0270177A (ja) | 1990-03-09 |
| JP2754589B2 true JP2754589B2 (ja) | 1998-05-20 |
Family
ID=16790145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222933A Expired - Fee Related JP2754589B2 (ja) | 1988-09-06 | 1988-09-06 | ディジタルγ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754589B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172066A (ja) * | 1990-11-06 | 1992-06-19 | Hitachi Ltd | ビデオカメラ |
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1988
- 1988-09-06 JP JP63222933A patent/JP2754589B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH0270177A (ja) | 1990-03-09 |
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