JPS595910B2 - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPS595910B2 JPS595910B2 JP9627579A JP9627579A JPS595910B2 JP S595910 B2 JPS595910 B2 JP S595910B2 JP 9627579 A JP9627579 A JP 9627579A JP 9627579 A JP9627579 A JP 9627579A JP S595910 B2 JPS595910 B2 JP S595910B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- display
- circuit
- signal
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】
この発明はオンかオフかの２状態をもち、かつ記憶機能
を有する表示素子を多数マトリクス状に配列し、そのオ
ン状態にある時間巾あるいはその累積値を制御すること
により中間調を有する画像を表示するようにした表示装
置に関するものである。
を有する表示素子を多数マトリクス状に配列し、そのオ
ン状態にある時間巾あるいはその累積値を制御すること
により中間調を有する画像を表示するようにした表示装
置に関するものである。
従来から上記中間調表示をおこなう方法として各表示素
子のオン時刻あるいはオフ時刻、あるいはその両者を画
像信号の振巾に応じて制御する方法が知られている。
子のオン時刻あるいはオフ時刻、あるいはその両者を画
像信号の振巾に応じて制御する方法が知られている。
この方法を実現するためには表示周期の中で、それぞれ
の表示素子ならびに各表示素子に対応する画像信号を記
憶したメモリーのアドレス（以下この両者を含めて画素
と略称する）を複数回所定時刻ごとに選択する必要があ
る。この発明は、上記した中間調表示方式を用いる表示
装置において、画素の選択を簡易な構成で実現できるよ
うにした新規な画素選択回路を提供するものである。説
明の順序として、まずオン時間巾を制御して中間調表示
をおこなう一つの方法を説明し、次にこの発明になる画
素選択回路を説明する。
の表示素子ならびに各表示素子に対応する画像信号を記
憶したメモリーのアドレス（以下この両者を含めて画素
と略称する）を複数回所定時刻ごとに選択する必要があ
る。この発明は、上記した中間調表示方式を用いる表示
装置において、画素の選択を簡易な構成で実現できるよ
うにした新規な画素選択回路を提供するものである。説
明の順序として、まずオン時間巾を制御して中間調表示
をおこなう一つの方法を説明し、次にこの発明になる画
素選択回路を説明する。
第１図は時間巾制御による中間調表示をおこなう表示装
置の構成例を示す図、第２図、第３図、第４図はその動
作の説明図である。
置の構成例を示す図、第２図、第３図、第４図はその動
作の説明図である。
第１図において、１は表示すべき画像信号の入力端子、
２はクロック源、３はレベル判別回路、４は書込アドレ
ス指定回路、５はメモリー、６は読出アドレス指定回路
である。７はオン、オフ判定回路、８は表示板で、２値
の記憶機能を有する表示素子８１をマトリクス伏に多数
配列したものである。
２はクロック源、３はレベル判別回路、４は書込アドレ
ス指定回路、５はメモリー、６は読出アドレス指定回路
である。７はオン、オフ判定回路、８は表示板で、２値
の記憶機能を有する表示素子８１をマトリクス伏に多数
配列したものである。
９は行選択回路、１０は列選択回路である。
この表示装置の動作は次のものである。
入力端子１に印加された画像信号はレベル判別回路３に
より、クロック源２の発生する書込クロック毎にサンプ
ルされ、次の２つのレベル信号Ａ，ｂに変換される。す
なわち、画像信号を、その振巾をＶとするとき、その振
巾範囲をＭ＝ＭＸｎなるレベルに分割し、なる第１およ
び第２のレベル信号ａおよびｂに変換する。
より、クロック源２の発生する書込クロック毎にサンプ
ルされ、次の２つのレベル信号Ａ，ｂに変換される。す
なわち、画像信号を、その振巾をＶとするとき、その振
巾範囲をＭ＝ＭＸｎなるレベルに分割し、なる第１およ
び第２のレベル信号ａおよびｂに変換する。
この変換の模様はｍ＝４、ｎ＝４なる１６レベルの場合
について例示すると第２図のようになる。たとえば、振
巾が９／１６の信号はａ＝１、ｂ＝２に変換される。こ
の２つのレベル信号Ａｂは画像信号の走査に同期した書
込アドレス指定回路４により順次メモリー５に書込まれ
る。読出アドレス指定回路６は、各時刻において表示板
８の表示素子８１と、これに対応したメモリー５中の画
素のアドレスを指定するもので、表示周期ＴＦを周期と
して全画素（画素数をＮとする）について第３図に示し
たようなＳＡ３，ＳＡ２，ＳＡｌ，ＳＢＯ，ＳＢｌ，Ｓ
Ｂ２なる６（＝ｍ＋ｎ−２である）重の走査をおこなう
よう構成されている。こ＼で、各走査の間隔は図示の如
くＴｕ＝ＴＦ／（ＭＸｎ−１）＝ＴＦ／１５、およびＮ
Ｔｕ＝４ＴＦ／１５に選ばれている。また、そのアドレ
スがＡである一つの画素に注目すると、この画素はＴＡ
３ヤＴＡ２，ＴＡｌ，ＴＢＯ，ＴＢｌ、およびＴＢ２の
６回指定される。
について例示すると第２図のようになる。たとえば、振
巾が９／１６の信号はａ＝１、ｂ＝２に変換される。こ
の２つのレベル信号Ａｂは画像信号の走査に同期した書
込アドレス指定回路４により順次メモリー５に書込まれ
る。読出アドレス指定回路６は、各時刻において表示板
８の表示素子８１と、これに対応したメモリー５中の画
素のアドレスを指定するもので、表示周期ＴＦを周期と
して全画素（画素数をＮとする）について第３図に示し
たようなＳＡ３，ＳＡ２，ＳＡｌ，ＳＢＯ，ＳＢｌ，Ｓ
Ｂ２なる６（＝ｍ＋ｎ−２である）重の走査をおこなう
よう構成されている。こ＼で、各走査の間隔は図示の如
くＴｕ＝ＴＦ／（ＭＸｎ−１）＝ＴＦ／１５、およびＮ
Ｔｕ＝４ＴＦ／１５に選ばれている。また、そのアドレ
スがＡである一つの画素に注目すると、この画素はＴＡ
３ヤＴＡ２，ＴＡｌ，ＴＢＯ，ＴＢｌ、およびＴＢ２の
６回指定される。
最初の走査すなわちＴＡ３においてはメモリー５から第
１のレベル信号ａを読出し、これをオン・オフ判定回路
７によりＴＡ３に対する基準レベルと比較してａ＝３で
あればオン信号を発生する。同様にしてＴＡ２，ＴＡｌ
およびＴＢＯにおいては、その都度メモリー５から読出
されるレベル信号ａについて、それぞれａ＝２、ａ＝１
、およびａ＝０であるときにそれぞれオン信号を発生す
る。行選択回路９および列選択回路１０は上記ＴＡ３，
ＴＡ２，ＴＡｌ，ＴＢＯ．−の各時刻において読出アド
レス指定回路６からの読出アドレス信号により表示板８
の行と列とを選択し、その交点として読出アドレスに対
応する表示素子８１を選択し、それぞれの時刻における
上記オン信号を印加する。表示素子８１は記憶機能を有
するため、次にオフ信号が印加されるまでオン状態を保
持する。次にＴＢＯにおいてメモリー５から第２のレベ
ル信号を読出し、これをオン・オフ判定回路７によりＴ
ＢＯに対する基準レベルフと比較してｂ＝０であればオ
フ信号を発生する。
１のレベル信号ａを読出し、これをオン・オフ判定回路
７によりＴＡ３に対する基準レベルと比較してａ＝３で
あればオン信号を発生する。同様にしてＴＡ２，ＴＡｌ
およびＴＢＯにおいては、その都度メモリー５から読出
されるレベル信号ａについて、それぞれａ＝２、ａ＝１
、およびａ＝０であるときにそれぞれオン信号を発生す
る。行選択回路９および列選択回路１０は上記ＴＡ３，
ＴＡ２，ＴＡｌ，ＴＢＯ．−の各時刻において読出アド
レス指定回路６からの読出アドレス信号により表示板８
の行と列とを選択し、その交点として読出アドレスに対
応する表示素子８１を選択し、それぞれの時刻における
上記オン信号を印加する。表示素子８１は記憶機能を有
するため、次にオフ信号が印加されるまでオン状態を保
持する。次にＴＢＯにおいてメモリー５から第２のレベ
ル信号を読出し、これをオン・オフ判定回路７によりＴ
ＢＯに対する基準レベルフと比較してｂ＝０であればオ
フ信号を発生する。
（なお、ＴＢＯにおいてはａ＝０とｂ＝０との２つの判
定を同時におこなうことになるが、ｂ＝０の判定を優先
する。）同様に、ＴＢｌ，ＴＢ２，ＴＡ３においては、
その都度メモリー５から読出されるレベル信号ｂについ
てそれぞれｂ＝１、ｂ＝２、ｂ＝３であるときにそれぞ
れオフ信号を発生する。
定を同時におこなうことになるが、ｂ＝０の判定を優先
する。）同様に、ＴＢｌ，ＴＢ２，ＴＡ３においては、
その都度メモリー５から読出されるレベル信号ｂについ
てそれぞれｂ＝１、ｂ＝２、ｂ＝３であるときにそれぞ
れオフ信号を発生する。
このオフ信号は前記のオン信号と同様にして行および列
選択回路９および１０で選択されている注目表示素子８
１に印加され、オン状態を停止する。（なお、ＴＡ３に
おいてはａ＝３とｂ＝３との２つの判定を同時におこな
うことになるが、ａ＝３の判定を優先する。）このよう
にすると、注目している表示素子がオンとなつている時
間巾は画像信号の振巾に応じて第４図に示したようにな
る。
選択回路９および１０で選択されている注目表示素子８
１に印加され、オン状態を停止する。（なお、ＴＡ３に
おいてはａ＝３とｂ＝３との２つの判定を同時におこな
うことになるが、ａ＝３の判定を優先する。）このよう
にすると、注目している表示素子がオンとなつている時
間巾は画像信号の振巾に応じて第４図に示したようにな
る。
表示素子の輝度は表示周期中のオン時間巾に比例するか
ら注目している表示素子は画像信号の振巾に応じて１６
（＝ＭＸｎ）通りの階調をもつことになる。
ら注目している表示素子は画像信号の振巾に応じて１６
（＝ＭＸｎ）通りの階調をもつことになる。
読出アドレス指定回路６は全画面を順次走査しているか
ら、各表示素子毎に上記動作がおこなわれ、中間調を有
する画像が表示される。さて、この発明は上記したよう
なオン時間巾制御により中間調表示をおこなうようにし
た表示装置における読出アドレスの指定、すなわち画素
選択をおこなう回路に関わるもので、その第１の実施例
を第５図、第６図により説明する。第５図は第１の実施
例を示す構成図、第６図はその動作の説明図である。第
５図において、６は画素選択回路としての読出アドレス
指定回路である。主走査回路６１はＮ進のカウンタ（Ｎ
は走査画素数）で構成されており、クロツク源２からの
主読出クロツク（周期ＴＯ＝ＴＦ／Ｎ）でアドレスを順
次走査する。また、副走査回路６２は（ｍ＋ｎ−２）進
のカウンタで構成されており、タロツク源２からの副ク
ロツク（周期τｏ＝ＴＯ／（ｍ＋ｎ−２））で動作する
。第１のパタン発生回路６３Ａは副走査回路６２で制御
され、主読出クロツク時刻ＴＯを基準として副クロツク
τｏ毎にオン・オフ弔」定回路７に対する基準レベル信
号を発生する。この基準レベル信号は前記したオン・オ
フ判定回路７の動作から、ｍ二４、ｎ＝４の場合には第
１のレベル２のレベル信号に対して３，Ｘ，Ｘ，０，１
，２なる数値列をとればよいことは明らかである。ここ
でＸはどのような値でもよい。また第２のパタン発生回
路６３Ｂは同じく副走査回路６２で制御され、ＴＯを基
準にしてτｏ毎にアドレス変更信号を繰返し発生する。
このアドレス変更信号はｍ＝４、ｎ＝４の場合には０，
Ｎｕ，２Ｎｕ，３Ｎｕ，７Ｎｕ，１１Ｎｕなる数値列で
ある。こ＼でＮｕは中間調表示の階調数からきまるオン
時間巾の単位Ｔｕ＝ＴＦ／（ＭＸｎ−１）に対応したア
ドレス数１で、Ｎｕ＝Ｎ／（ＭＸｎ−１）なる値をもつ
０加算器６４は主走査回路６１によるアドレス信号から
上記第２のパタン発生回路６３Ｂによるアドレス変更信
号を減算してアドレス指定信号を発生するものである。
したがつて、副走査回路６２、第２のパタン発生回路６
３Ｂ１加算器６４はアドレス指定信号の変更部分を構成
している。以上の構成において、アドレス指定信号、す
なわちアドレス指定回路６の出力信号は主読出クロツク
の発生時刻ＴＯを基準にして副クロツクτｏ毎にＡ，Ａ
ＮｕＡ−２ＮｕＡ−３ＮｕＡ−７ＮｕＮｕのようになる
。
ら、各表示素子毎に上記動作がおこなわれ、中間調を有
する画像が表示される。さて、この発明は上記したよう
なオン時間巾制御により中間調表示をおこなうようにし
た表示装置における読出アドレスの指定、すなわち画素
選択をおこなう回路に関わるもので、その第１の実施例
を第５図、第６図により説明する。第５図は第１の実施
例を示す構成図、第６図はその動作の説明図である。第
５図において、６は画素選択回路としての読出アドレス
指定回路である。主走査回路６１はＮ進のカウンタ（Ｎ
は走査画素数）で構成されており、クロツク源２からの
主読出クロツク（周期ＴＯ＝ＴＦ／Ｎ）でアドレスを順
次走査する。また、副走査回路６２は（ｍ＋ｎ−２）進
のカウンタで構成されており、タロツク源２からの副ク
ロツク（周期τｏ＝ＴＯ／（ｍ＋ｎ−２））で動作する
。第１のパタン発生回路６３Ａは副走査回路６２で制御
され、主読出クロツク時刻ＴＯを基準として副クロツク
τｏ毎にオン・オフ弔」定回路７に対する基準レベル信
号を発生する。この基準レベル信号は前記したオン・オ
フ判定回路７の動作から、ｍ二４、ｎ＝４の場合には第
１のレベル２のレベル信号に対して３，Ｘ，Ｘ，０，１
，２なる数値列をとればよいことは明らかである。ここ
でＸはどのような値でもよい。また第２のパタン発生回
路６３Ｂは同じく副走査回路６２で制御され、ＴＯを基
準にしてτｏ毎にアドレス変更信号を繰返し発生する。
このアドレス変更信号はｍ＝４、ｎ＝４の場合には０，
Ｎｕ，２Ｎｕ，３Ｎｕ，７Ｎｕ，１１Ｎｕなる数値列で
ある。こ＼でＮｕは中間調表示の階調数からきまるオン
時間巾の単位Ｔｕ＝ＴＦ／（ＭＸｎ−１）に対応したア
ドレス数１で、Ｎｕ＝Ｎ／（ＭＸｎ−１）なる値をもつ
０加算器６４は主走査回路６１によるアドレス信号から
上記第２のパタン発生回路６３Ｂによるアドレス変更信
号を減算してアドレス指定信号を発生するものである。
したがつて、副走査回路６２、第２のパタン発生回路６
３Ｂ１加算器６４はアドレス指定信号の変更部分を構成
している。以上の構成において、アドレス指定信号、す
なわちアドレス指定回路６の出力信号は主読出クロツク
の発生時刻ＴＯを基準にして副クロツクτｏ毎にＡ，Ａ
ＮｕＡ−２ＮｕＡ−３ＮｕＡ−７ＮｕＮｕのようになる
。
また、ＴＯにおけるアドレス指定信号は主走査回路６１
によりＡ，Ａ＋１，Ａ＋２，・・・のように進行する。
このＴＯによるアドレス走査を第３図における最初の走
査ＳＡ３に対応させる。このようにすると、アドレスは
τ０毎に第６図に示したように走査されることになる。
図から明らかなように、あるアドレスＡに注目すると、
ＴＯ＋τｏにおける走査により、ＴＡ３からちようどＴ
ｕ＝ＮｕＴＯ＝ＴＦ／（ｍ−ｎ−１）だけ遅れて指定さ
れることになる。これは、ＴＡ２に他ならない。他のτ
ｏ毎の走査についても同様である。したがつて、ＴＯ−
＋ＳＡ３，ＴＯ＋τｏ→ＳＡ２，ＴＯ＋２τｏ−＞ＳＡ
ｌ，ＴＯ＋３τｏ−＋ＳＢＯ，ＴＯ＋４τｏ→ＳＢｌ，
ＴＯ＋５τｏ−＋ＳＢ２のように対応させることにより
、前記した各画素のレベル信号のメモリーからの読出、
オン・オフ判定、表示素子の選択とオン・オフの各動作
ならびに全画素の走査動作がおこなわれる。したがつて
、第５図のアドレス指定回路を前記した第１図による表
示装置の読出アドレス指定回路として利用することによ
り、ＭＸｎ階調の中間調を有する画像が容易に表示でき
ることになる。なお、主走査回路６１はＮ進のものであ
るから、フＡ−ＫＮｕ＝Ａ＋Ｎ−ＫＮｕであり、各時刻
におけるアドレス指定信号は常に所要のアドレスを指定
している。
によりＡ，Ａ＋１，Ａ＋２，・・・のように進行する。
このＴＯによるアドレス走査を第３図における最初の走
査ＳＡ３に対応させる。このようにすると、アドレスは
τ０毎に第６図に示したように走査されることになる。
図から明らかなように、あるアドレスＡに注目すると、
ＴＯ＋τｏにおける走査により、ＴＡ３からちようどＴ
ｕ＝ＮｕＴＯ＝ＴＦ／（ｍ−ｎ−１）だけ遅れて指定さ
れることになる。これは、ＴＡ２に他ならない。他のτ
ｏ毎の走査についても同様である。したがつて、ＴＯ−
＋ＳＡ３，ＴＯ＋τｏ→ＳＡ２，ＴＯ＋２τｏ−＞ＳＡ
ｌ，ＴＯ＋３τｏ−＋ＳＢＯ，ＴＯ＋４τｏ→ＳＢｌ，
ＴＯ＋５τｏ−＋ＳＢ２のように対応させることにより
、前記した各画素のレベル信号のメモリーからの読出、
オン・オフ判定、表示素子の選択とオン・オフの各動作
ならびに全画素の走査動作がおこなわれる。したがつて
、第５図のアドレス指定回路を前記した第１図による表
示装置の読出アドレス指定回路として利用することによ
り、ＭＸｎ階調の中間調を有する画像が容易に表示でき
ることになる。なお、主走査回路６１はＮ進のものであ
るから、フＡ−ＫＮｕ＝Ａ＋Ｎ−ＫＮｕであり、各時刻
におけるアドレス指定信号は常に所要のアドレスを指定
している。
また、以上の説明においては最大振巾をもつ画像信号に
対するオン時間巾が表示周期にひとしくなるように選ん
だ場合について説明したが、この最大振巾に対応するオ
ン時間巾を制御することにより画面全体の輝度調節をお
こなうことができる〇すなわち、第５図における第２の
パタン発生回路６３Ｂが発生するアドレス変更信号のＮ
ｕをＮｕ＝Ｎ／（ＭＸｎ−１）とは異る値Ｎ′ｕ＜Ｎｕ
に変更する。
対するオン時間巾が表示周期にひとしくなるように選ん
だ場合について説明したが、この最大振巾に対応するオ
ン時間巾を制御することにより画面全体の輝度調節をお
こなうことができる〇すなわち、第５図における第２の
パタン発生回路６３Ｂが発生するアドレス変更信号のＮ
ｕをＮｕ＝Ｎ／（ＭＸｎ−１）とは異る値Ｎ′ｕ＜Ｎｕ
に変更する。
このようにすると、各画素に対するＴＯ＋τｏにおける
走査ＳＡ２は、ＴＯにおける走査ＳＡ３からＴ′ｕ＝Ｎ
′ｕτｏだけ遅れていることになる。ＳＡｌ，ＳＢＯ，
・・・についても同様である。前記の説明からも明らか
なようにＴ′ｕ／ＴＦが中間調の階調の単位レベルを与
えているから、Ｔ′ｕすなわちＮ′ｕを変化させること
により画面全体の輝度調節をおこなうことができる。な
お、この場合においてもメモリーの読出はτｏ毎におこ
なえばよく、これはＮ′ｕの値によらず一定にできる。
たゾし、Ｎ′ｕ＜Ｎｕ＝Ｎ／Ｔになるようにすると、Ｔ
Ｂ３は次のＴＡ３に一致しなくなるから、副走査回路６
２はｍ＋ｎ−１進とする必要がある。次に第２の実施例
を第７図により説明する。
走査ＳＡ２は、ＴＯにおける走査ＳＡ３からＴ′ｕ＝Ｎ
′ｕτｏだけ遅れていることになる。ＳＡｌ，ＳＢＯ，
・・・についても同様である。前記の説明からも明らか
なようにＴ′ｕ／ＴＦが中間調の階調の単位レベルを与
えているから、Ｔ′ｕすなわちＮ′ｕを変化させること
により画面全体の輝度調節をおこなうことができる。な
お、この場合においてもメモリーの読出はτｏ毎におこ
なえばよく、これはＮ′ｕの値によらず一定にできる。
たゾし、Ｎ′ｕ＜Ｎｕ＝Ｎ／Ｔになるようにすると、Ｔ
Ｂ３は次のＴＡ３に一致しなくなるから、副走査回路６
２はｍ＋ｎ−１進とする必要がある。次に第２の実施例
を第７図により説明する。
第７図は第２の実施例を示す構成図である。第７図にお
いて、副走査回路６２および第１のパタン発生回路６３
Ａは第１の実施例と同じである。第２のパタン発生回路
６３ＢはＴＯ周期の前半、すなわちＴＯ，ＴＯ＋τ０，
Ｔ０＋２τｏにおいてはＮｕを、後半すなわちＴＯ＋３
τ０，Ｔ０＋４τｏにおいては４Ｎｕを、更にはＴＯ＋
５τｏにおいては４Ｎｕ−１をそれぞれ発生するように
構成されている。ＴＯ＋５τｏにおける−１はＴＯ毎の
アドレス指定信号をＡ，Ａ＋１，Ａ＋２，・・・とする
ためのものである。また、加算器６４は主走査回路６１
の出力であるアドレス指定信号から、上記第２のパタン
発生回路６３Ｂによるアドレス変更信号を減算し、その
結果を主走査回路６１にもどすよう構成されている０こ
のようにすると、主走査回路６１から得られるアドレス
指定信号はＴＯを基準としてτｏ毎にＡ，Ａ−Ｎｕ，Ａ
−２Ｎｕ，Ａ−３Ｎｕ，Ａ−７Ｎｕ，Ａ−１１Ｎｕとな
り、更に、次のＴｄこおいてはＡ−１６Ｎｕ＋１となる
。こ＼で、１５Ｎｕ＝Ｎであり、また主走査回路６１と
してＮ進のものを考えている３から、次のＴＯにおける
アドレス指定信号はＡ−１５Ｎｕ＋１＝Ａ＋１となる。
したがつて、第１の実施例の場合と同様、第６図に示し
た画素の選択ならびに走査動作が実現される。なお、以
上の説明においては、中間調の表示方式として２つのレ
ベル信号Ａ，ｂを用いて各表示素子のオン時刻とオフ時
刻とを制御する場合を例としてアドレス指定回路の構成
例をのべたが、他の中間調表示方式に対しても全く同様
な構成でアドレス指定信号を発生できる。たとえば、画
像信号をＶ＝Ａｌ２−１＋Ａ２２−２＋Ａ３２−３＋Ａ
４２−４のように２進符号化し、該当表示素子にＡ４を
Ｔｕ間、Ａ３を２Ｔｕ間、Ａ２を４Ｔｕ間、ａ１を８Ｔ
ｕ間、順次表示する方法が知られている。この場合には
、各アドレスに注目するとき、Ｔｕ，２Ｔｕｌおよび４
Ｔｕの間隔をおいて４回アクセスすればよいので、たと
えば第１の実施例を適用するときには、副走査回路を４
進とし、第２のパタン発生回路の発生するパタンを０，
Ｎｕ，３Ｎｕ，７Ｎｕとすることにより所要の画素の選
択ならびに走査動査を実現し得る。更に、以上の説明に
おいては表示素子の選択を画素単位でおこなうものとし
て説明したが、通常行同時選択として知られている表示
素子を行単位で選択する場合にも適用できることは明ら
かである。
いて、副走査回路６２および第１のパタン発生回路６３
Ａは第１の実施例と同じである。第２のパタン発生回路
６３ＢはＴＯ周期の前半、すなわちＴＯ，ＴＯ＋τ０，
Ｔ０＋２τｏにおいてはＮｕを、後半すなわちＴＯ＋３
τ０，Ｔ０＋４τｏにおいては４Ｎｕを、更にはＴＯ＋
５τｏにおいては４Ｎｕ−１をそれぞれ発生するように
構成されている。ＴＯ＋５τｏにおける−１はＴＯ毎の
アドレス指定信号をＡ，Ａ＋１，Ａ＋２，・・・とする
ためのものである。また、加算器６４は主走査回路６１
の出力であるアドレス指定信号から、上記第２のパタン
発生回路６３Ｂによるアドレス変更信号を減算し、その
結果を主走査回路６１にもどすよう構成されている０こ
のようにすると、主走査回路６１から得られるアドレス
指定信号はＴＯを基準としてτｏ毎にＡ，Ａ−Ｎｕ，Ａ
−２Ｎｕ，Ａ−３Ｎｕ，Ａ−７Ｎｕ，Ａ−１１Ｎｕとな
り、更に、次のＴｄこおいてはＡ−１６Ｎｕ＋１となる
。こ＼で、１５Ｎｕ＝Ｎであり、また主走査回路６１と
してＮ進のものを考えている３から、次のＴＯにおける
アドレス指定信号はＡ−１５Ｎｕ＋１＝Ａ＋１となる。
したがつて、第１の実施例の場合と同様、第６図に示し
た画素の選択ならびに走査動作が実現される。なお、以
上の説明においては、中間調の表示方式として２つのレ
ベル信号Ａ，ｂを用いて各表示素子のオン時刻とオフ時
刻とを制御する場合を例としてアドレス指定回路の構成
例をのべたが、他の中間調表示方式に対しても全く同様
な構成でアドレス指定信号を発生できる。たとえば、画
像信号をＶ＝Ａｌ２−１＋Ａ２２−２＋Ａ３２−３＋Ａ
４２−４のように２進符号化し、該当表示素子にＡ４を
Ｔｕ間、Ａ３を２Ｔｕ間、Ａ２を４Ｔｕ間、ａ１を８Ｔ
ｕ間、順次表示する方法が知られている。この場合には
、各アドレスに注目するとき、Ｔｕ，２Ｔｕｌおよび４
Ｔｕの間隔をおいて４回アクセスすればよいので、たと
えば第１の実施例を適用するときには、副走査回路を４
進とし、第２のパタン発生回路の発生するパタンを０，
Ｎｕ，３Ｎｕ，７Ｎｕとすることにより所要の画素の選
択ならびに走査動査を実現し得る。更に、以上の説明に
おいては表示素子の選択を画素単位でおこなうものとし
て説明したが、通常行同時選択として知られている表示
素子を行単位で選択する場合にも適用できることは明ら
かである。
すなわち、アドレス指定信号を列指定部分と行指定部分
に分け、主走査回路の行指定部分をＮを行数として前記
説明のごとく構成すればよい。また、レベル信号ａ（！
：ｂとの表示順序を逆にしても同等の効果が得られるこ
とは明らかである。以上、詳述したように、この発明は
各表示素子のオン・オフ時刻を制御して中間調を表示す
るようにした表示装置において、メモリーに記憶された
各画素信号ならびにこれに対応する表示素子を選択する
ための画素選択信号、すなわちアドレス指定信号を画素
当りの走査時間、もしくは行当りの走査時間を単位とし
て順次走査すると共に、この時間を所要の区間に分割し
、この区間毎にアドレス指定信号を所定アドレス数変更
するようにすることにより、簡易な構成で中間調表示に
必要な画素信号ならびに表示素子の選択を実現すること
ができる。また、上記区間毎に変更するアドレス数を変
更するという簡単な手段で確実に表示画面全体の輝度を
調節できるという利点も併せ得られる。
に分け、主走査回路の行指定部分をＮを行数として前記
説明のごとく構成すればよい。また、レベル信号ａ（！
：ｂとの表示順序を逆にしても同等の効果が得られるこ
とは明らかである。以上、詳述したように、この発明は
各表示素子のオン・オフ時刻を制御して中間調を表示す
るようにした表示装置において、メモリーに記憶された
各画素信号ならびにこれに対応する表示素子を選択する
ための画素選択信号、すなわちアドレス指定信号を画素
当りの走査時間、もしくは行当りの走査時間を単位とし
て順次走査すると共に、この時間を所要の区間に分割し
、この区間毎にアドレス指定信号を所定アドレス数変更
するようにすることにより、簡易な構成で中間調表示に
必要な画素信号ならびに表示素子の選択を実現すること
ができる。また、上記区間毎に変更するアドレス数を変
更するという簡単な手段で確実に表示画面全体の輝度を
調節できるという利点も併せ得られる。
第１図、第２図、第３図、第４図はこの発明の適用対象
である中間調表示をおこなう表示装置の一例を示す構成
図ならびにその説明図である。 第５図はこの説明による表示装置の画素選択回路、すな
わちアドレス指定回路部分の第１の実施例を示す構成図
、第６図はその動作の説明図、第７図はこの発明の第５
図に相当する第２の実施例を示す構成図である。図にお
いて、６はアドレス指定回路、６１は主走査回路、６２
は副走査回路、６３Ａおよび６３Ｂはそれぞれ第１およ
び第２のパタン発生回路、６４は加算回路である。
である中間調表示をおこなう表示装置の一例を示す構成
図ならびにその説明図である。 第５図はこの説明による表示装置の画素選択回路、すな
わちアドレス指定回路部分の第１の実施例を示す構成図
、第６図はその動作の説明図、第７図はこの発明の第５
図に相当する第２の実施例を示す構成図である。図にお
いて、６はアドレス指定回路、６１は主走査回路、６２
は副走査回路、６３Ａおよび６３Ｂはそれぞれ第１およ
び第２のパタン発生回路、６４は加算回路である。
Claims (1)
- 【特許請求の範囲】 １ 記憶機能を有する表示素子をマトリクス状に配列し
た表示板と、画像信号を記憶する記憶部とを有し、記憶
部から各画素の画像信号を所要時間間隔毎に所要回数読
出して対応する表示素子のオン、オフを制御することに
より各表示素子のオンとなる時間巾もしくは累積時間巾
を該当する画素の画像信号振巾に比例せしめて中間調を
有する画像を表示するようにした表示装置において、記
憶部の各画像信号の読出アドレスならびに対応する表示
素子を選択するためのアドレス指定回路を、画面の表示
周期を周期としてアドレス全体を順次走査するよう構成
した主走査部分と、各画素当りの走査時間もしくは行当
りの走査時間を所要区間に分割し、各区間毎に上記主走
査部分によるアドレス選択信号を所要アドレス数順次変
更するよう構成したアドレス変更部分とにより構成した
ことを特徴とする表示装置。 ２ 前記アドレス変更部分による前記区間毎に変更する
アドレス数を変化せしめることにより画面全体の輝度を
調節するようにしたことを特徴とする特許請求の範囲第
１項記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9627579A JPS595910B2 (ja) | 1979-07-25 | 1979-07-25 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9627579A JPS595910B2 (ja) | 1979-07-25 | 1979-07-25 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619097A JPS5619097A (en) | 1981-02-23 |
| JPS595910B2 true JPS595910B2 (ja) | 1984-02-07 |
Family
ID=14160579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9627579A Expired JPS595910B2 (ja) | 1979-07-25 | 1979-07-25 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595910B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107379A (ja) * | 1986-10-24 | 1988-05-12 | Mitsubishi Electric Corp | 中間調画像表示装置 |
-
1979
- 1979-07-25 JP JP9627579A patent/JPS595910B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5619097A (en) | 1981-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0681280B1 (en) | Vertical filtering method for raster scanner display | |
| US4070662A (en) | Digital raster display generator for moving displays | |
| US5247612A (en) | Pixel display apparatus and method using a first-in, first-out buffer | |
| JP2804059B2 (ja) | 液晶表示装置 | |
| JPS5930229B2 (ja) | 輝度制御装置 | |
| JPH0352077B2 (ja) | ||
| JPS5858674B2 (ja) | 陰極線管表示装置 | |
| US4383256A (en) | Display device | |
| US4642625A (en) | Graphic processor for color and positional data of an image to be displayed | |
| WO1987005428A1 (en) | Image display device | |
| GB2214038A (en) | Image display system | |
| JPH0426273B2 (ja) | ||
| JPS595910B2 (ja) | 表示装置 | |
| US5295080A (en) | Method of operating a buffer memory to provide a trigger pattern by storing a trigger code in preselected areas of the buffer memory | |
| JPH04144382A (ja) | ディジタルγ補正回路付液晶表示装置 | |
| JPH0553530A (ja) | マトリクス・スクリーン像表示方法 | |
| KR19990088431A (ko) | 영상처리장치,특수효과장치및영상처리방법 | |
| US5706025A (en) | Smooth vertical motion via color palette manipulation | |
| KR19980064554A (ko) | 화상 처리 장치 및 방법 | |
| US4956640A (en) | Method and apparatus for controlling video display priority | |
| JPS6061853A (ja) | 情報処理装置 | |
| JPH07264395A (ja) | 画像縮小装置 | |
| JPH0638083B2 (ja) | 波形表示装置 | |
| JP2677954B2 (ja) | メモリシステム | |
| US5786802A (en) | Circuit and method for vertically expanding a display image |