JPH0282334A - バスサイクルトレース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ バスにより各部が接続した情報処理装置におけるバスサ
イクルトレース回路に関し、 メモリ中に記憶する時間に関するデータ量を少な（する
ことができるバスサイクルトレース回路を提供すること
を目的とし、 マイクロプロセッサ、メモリおよびＩ１０装置がバスに
より接続された情報処理装置におけるバスサイクルトレ
ース回路において、バスサイクル毎にトレースタイミン
グ信号を発生するトレースタイミング発生手段と、クロ
ック信号を計数するカウンタとそのオーバーフロー時に
セットされるタイムオーバーフラグとからなり、前記ト
レースタイミング信号の入力によりリセットされるタイ
マカウント手段と、バスサイクル毎に前記タイマカウン
ト手段からのタイムオーバーフラグとカウンタの出力お
よびハス情報を書き込むトレース記憶手段とを備えるよ
う構成する。

［産業上の利用分野］ 本発明はハスにより各部が接続した情報処理装置におけ
るハスザイクルＩ−レース回路に関する。

近年、マイクロプロセッサを用いて処理を行うシステム
が各種の業務において利用されている。

このマイクロプロセッサシステムの開発段階または、実
際の運用段階においてプログラム（またはデータ）の誤
りを検出する手段としてプログラムの実行過程の履歴情
報を収集することが行われている。従来、バス信号の履
歴情報を収集する機能を有するマイクロプロセッサシス
テムでは、履歴情報として時間情報をイ」加する必要が
あったが、時間情報を記憶するためにメモリの容量が相
当数られるという欠点があり、その改善が望まれている
。

［従来の技術］ 従来の例の構成図を第４図に示す。

第４図の４０は現在の時刻情報を出力するタイマ、４１
はハスサイクルの履歴情報を順次記憶するトレースメモ
リ、４２はハスサイクル毎にトレースメモリを駆動する
出力を発生するトレース制御部、４３はマイクロプロセ
ッサ（ＭＰＵで表示）、４４はプログラムおよびデータ
が格納されるメモリ、４５はＩ１０装置、４６はデータ
、アドレス、制御信号線等よりなるバスを表す。

従来のバスサイクルトレースの動作を説明すると、バス
４６上にメモリ４４に対するアクセスが発生すると、ト
レース制御部がそのメモリへのアクセスが行われる時に
発生するＢＵＳＹ信号（ＭＰＵ４３から発生）をトレー
ス制御部４２により検出してトレースメモリ４１に対し
書き込み制御信号が発生する。この書き込み制御信号に
よりトレースメモリ４１は書き込みを開始する。

書き込みは、その時点のタイマ４０が表示する時刻情報
（時間ｈｈ、分ｍｍ、秒ｓｓとからなる）とハス４６上
のアドレスとデータ情報であり、データとしてはメモリ
４４から出力されたプログラムやデータが含まれる。

トレースメモリ４１は一定の容量を備え、書き込みアド
レスはトレースメモリ内のアドレス制御回路（図示せず
）により指示され、書き込み毎にアドレスが更新されて
一定容量のアドレスに達すると、先頭アドレスに戻って
以前の書き込み内容を消去してその上に書き込みが行わ
れる。即ち、トレースメモリには常に、所定量（所定時
間）の過去の履歴情報が保持されていることになる。

トレースメモリ４１に格納されたバスサイクルトレース
情報の内容はエラーや障害が発生した時等の必要な時に
読み出して、Ｉ１０装置に出力して原因を解析するため
の資料となる。

［発明が解決しようとする課題］ 上記従来の構成によれば、タイマ４０には、時刻を表す
情報として時、分、秒の各数値が含まれる。なお、時間
の最小単位としては秒以下、例えばミリ秒の単位を記録
する場合もあるが、この例では秒とする。このように、
各バスサイクル毎に記憶されるトレース情報として時刻
を表す情報が用いられるので、ｈｈ、ｍｍ、ｓｓという
時間２分秒に各々２桁の数値が記憶される。

例えば、次のようなプログラムを実行する場合、プログ
ラム１：○○時△△分×Ｘ秒にメモリのＡ番地にＯ（デ
ータ）を書き込む。

プログラム２：○○時△△分＊＊秒にメモリのＢ番地か
ら１　（データ）を読み取った。

履歴情報としては、 ＴＩ？ＩＥ　　　　　　Ｗ／ＲＡＤＤＲ１）ＡＴ＾１、
○Ｏ３△△、ｘｘＷＡ０ ２、○Ｏ２△△、＊＊ＲＢ１ のデータが第４図のトレースメモリ４１に示すように記
憶される。但しＴＩＭＥ、誓／Ｒ，へ〇ＤＲ，ＤＡＴＡ
はそれぞれ、時間、書き込み／読み出しの制御信号、ア
ドレス　データを表す。

このように、時間情報として多数の数値をメモリに書き
込む必要上多くのエリアを占有するため、一定容量のメ
モリに記憶できるトレースデータの量が少なくなるか、
または一定数の履歴データを格納するのに要するメモリ
容量が大きくなるという問題があった。

本発明は、メモリ中に記憶する時間に関する情報量を少
なくすることができるバスザイクルトレース回路を提供
することを目的とする。

［課題を解決するための手段］ 本発明の基本構成図を第１図に示す。

第１図において、１０はタイマカウント手段、１１はト
レースタイミング発生手段、１２はトレース記憶手段、
１０１はカウンタ、１０２はタイムオーバーフラグを表
す。

タイマカウント手段１０はクロック入力をカラ７’；’
　１０１により計数してそのカラン１−値はカウントデ
ータ１０３としてトレース記憶手段１２に出力され、カ
ウンタ１０１が備える所定の計数値を越えるとオーバー
フローして、そのオーバーフロー出力によりタイムオー
バーフラグ１０２がセン１〜され、タイムオーバーフラ
グ１０２の状態を表すタイムオーバー信号１０４もトレ
ース記憶手段１２に供給される。また、タイマカウント
手段１０の内容はトレースタイミング発生手段１１がら
のトレースタイミング信号によりリセットされる。

本発明は、タイマカウント手段によりパスサイクルの間
隔時間を計時して、所定時間以上経過するとタイムオー
バーフラグがセットされて、トレース記憶手段には所定
時間以上経過したがどうかを表すフラグ情報と所定時間
以内の間隔時間を表す情報とが記憶されるものである。

［作用］ 図示されないマイクロプロセンサによりハス１２０が占
有されることを表すハスサイクル信号が発生すると、ト
レースタイミング発生手段１１から出力が発生する。

そのトレースタイミング発生手段１１の出力はタイマカ
ウント手段１ｏに供給されるとともにトレース記憶手段
１２に供給される。トレース記憶手段は、これにより書
き込み駆動され、その時のタイマカウント手段１０の出
力、とハス１２０上に現れた情報（アドレス、データ）
を書き込む動作を行う。その内、タイマカウント手段１
０からは、タイムオーバーフラグ１０２の出力であるタ
イムオーバー信号１０４とカウンタ１０１の出力である
カランＩ・データ１０３とがトレース記憶手段１２に供
給されており、画情報が書き込まれる。

また、トレースタイミング発生手段１１からタイマカウ
ント手段１０に入力された信号はカウンタ１０１とタイ
ムオーバーフラグ１０２の両者をリセットする端子に供
給され、それぞれをリセットする。但し、タイマカウン
ト手段１０の出力がトレース記憶手段１２において記憶
されるための所定時間（記憶動作時間）経過した時に行
われる。

［実施例］ 本発明の実施例の構成図を第２図に示し、第３図に実施
例のタイミングチャート図を示す。

第２図において、２０はトレース制御部、２１はタイマ
カウンタ、２２はトレースメモリ、２３はマイクロプロ
セッサ（ＭＰＵで表示）、２４はメモリ、２５はＩ１０
装置、２６はハスを表す。

タイマカウンタ２１は、その内部構成は図示されないが
、第１図に示すタイマカウント手段１゜と同様にカウン
タとタイムオーバーフラグとで構成されタイムオーバー
（Ｔ、Ｏ，）信号２１０とカウントデータ（Ｃ，Ｄ、　
）出力２１１とがトレースメモリ２２に出力されている
。さらに、タイマカウンタ２１はシステムクロックを入
力端子Ｉｎから受は取って計数をおこない、トレース制
御部２０からのトレースタイミング信号がりセン１〜端
子（Ｒで表示）に入力されるとりセットされて、再びシ
ステムクロックのカウントを開始する機能を備え、ＭＰ
Ｕ２３がバス２６を通して行うアクセスの間隔時間をカ
ウントする。この実施例では、カウンタは“０″から３
”までをカウントし、４個目の計数入力に対してオーバ
ーフローして、０に戻るものとする。

ハス２６はＭＰＵ２３がメモリ２４、Ｉ１０装置２５等
をアクセスする時使用するアドレス、データ、制御信号
とから成るハス信号群を含む。

トレース制御部２０は、ＭＰＵ２３がハス２６を占有し
ていることを表すハス２６上の信号（ＢＵＳＹで表示）
の検出により、トレースタイミングを作る機能とトレー
スの実行の有無を制御する。

実施例の動作を第３図のタイミングチャートを参照しな
がら説明する。

初メにＭＰＵ２３がアクセスＡ（第３図口のＢＵＳＹ参
照）によりハス２６を占有すると、トレース制御部２０
からトレースタイミング信号（第３図１）がシステムク
ロック（第３図イ）の立ち下がりに同期して発生ずる。

このトレースタイミング信号の立ち上げ出力がトレース
メモリ２２へ書き込み制御信号（Ｗで表示）として供給
され、タイマカウンタ２１の出力であるカウントデータ
出力２１１　　（Ｃ，Ｄ、　）とタイムオーバー信号２
１０　　（Ｔ、０．）がハス２６の情Ｉ［ｉ（アドレス
、データ）と共にトレースメモリ２２に記憶される。ま
た、トレースタイミング信号の立ち下げ出力によりタイ
マカウンタ２１はリセフトされる。

タイマカウンタ２１はリセフトされると直ちに次のシス
テムクロック（第３図イ）のカウントを開始し、カウン
ト値が“０゛′から′３”へ移り、更に次のシステムク
ロックでオーバーフローしてカウント値は“Ｏ″に戻る
。この時、第３図へに示すようにタイムオーバー出力２
１０　（第１図のタイムオーバーフラグ１０２の出力）
が発生ずる。

このタイマカウンタ２１がタイムオーバー信号を発生し
た後にＭＰＵ２３によるＢＵＳＹ信号の検出によるトレ
ースタイミング信号の立ち上げ出力によりトレースメモ
リ２２がカランＩ・データ出力２１１　（この時“０″
のカウンタ値出力）とタイムオーバー信号２１０じ１”
状態）を時間情報とし、ハス２６上のデータと共に記憶
される。

同様に、ＭＰＵが次のアクセスＣを実行してＢＵＳＹ信
号が発生した時には、トレースタイミング信号により、
カウントデータ出力２１１とじて“′２”が、タイムオ
ーバー信号２１０として“０″がトレースメモリ２２に
供給される。

このように、ハスサイクル毎にタイマカウンタは前回の
サイクルからの間隔時間をトレースメモリに記憶し、そ
の際に所定時間以上経過している場合に１ビツトのタイ
ムオーバーを表す情報を立てることにより表示し、所定
時間以内の場合は、数ビット（実施例の場合２ビツト）
により間隔時間を記憶する。

［発明の効果］ 本発明によれば、マイクロプロセッサ、メモリ。

Ｉ１０装置等からなる情報処理装置のバスサイクルのト
レース情報を小容量のメモリにより収集することができ
る。

第１図中、 １０：タイマカウント手段 １１ニドレ一スタイミング発生手段 １２ニドレース記憶手段 １０１：カウンタ １０２：タイムオーバーフラグ 特許出願人　　　富士通株式会社 復代理人弁理士　　穂坂　相離

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は本発明の実施例
構成図、第３図は実施例のタイミングチャート図、第４
図は従来例の構成図である。 ヤ 巳　　− 士さ く

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサ、メモリおよびＩ／Ｏ装置がバスに
   より接続された情報処理装置におけるバスサイクルトレ
   ース回路において、 バスサイクル毎にトレースタイミング信号を発生するト
   レースタイミング発生手段（１１）と、クロック信号を
   計数するカウンタ（１０１）とそのオーバーフロー時に
   セットされるタイムオーバーフラグ（１０２）とからな
   り、前記トレースタイミング信号の入力によりリセット
   されるタイマカウント手段（１０）と、 バスサイクル毎に前記タイマカウント手段（１０）から
   のタイムオーバーフラグとカウンタの出力およびバス情
   報を書き込むトレース記憶手段（１２）とを備えること
   を特徴とするバスサイクルトレース回路。