JPS6379145A - トレ−ス制御方式 - Google Patents
トレ−ス制御方式Info
- Publication number
- JPS6379145A JPS6379145A JP61224381A JP22438186A JPS6379145A JP S6379145 A JPS6379145 A JP S6379145A JP 61224381 A JP61224381 A JP 61224381A JP 22438186 A JP22438186 A JP 22438186A JP S6379145 A JPS6379145 A JP S6379145A
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- trigger
- signal
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- 238000000034 method Methods 0.000 claims description 7
- 238000005259 measurement Methods 0.000 claims description 2
- 239000000872 buffer Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000003252 repetitive effect Effects 0.000 description 3
- 239000007983 Tris buffer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データ処理装置の信号変化を記録するトレ
ース制御方式に関するものである。
ース制御方式に関するものである。
第5図は、従来データ処理装置に組込まれていたトレー
スのブロック図である。図において、10は観測する入
力信号を一時保持するためのう書込みを停止させるトリ
ガ信号を選択する選択回供給するアドレスカウンタ、1
3は前記アドレスカウンタのアドレス増加、停止の制御
及び信号記・10回路の書込み制御等を行う制御回路で
ある。
スのブロック図である。図において、10は観測する入
力信号を一時保持するためのう書込みを停止させるトリ
ガ信号を選択する選択回供給するアドレスカウンタ、1
3は前記アドレスカウンタのアドレス増加、停止の制御
及び信号記・10回路の書込み制御等を行う制御回路で
ある。
また、データ処理装置の規模が大きい場合では、前記ト
レース回路を複数ユニットに分散して設置することもあ
る。
レース回路を複数ユニットに分散して設置することもあ
る。
次に、第6図に示すタイミングチャート図を用いて動作
を説明する。
を説明する。
するように変化しており、信号記10回路11へはアド
レスAO1A1、・・・と、順に入力信号の論理状態が
記録されている。そこへ、トリガ条件選択回路15によ
り選択されたトリガ信号が人力されると、トリガバッフ
ァ14でタイミングを調整したのち制御回路13に入力
される。制御回路13止と書込みパルスの停止を行う。
レスAO1A1、・・・と、順に入力信号の論理状態が
記録されている。そこへ、トリガ条件選択回路15によ
り選択されたトリガ信号が人力されると、トリガバッフ
ァ14でタイミングを調整したのち制御回路13に入力
される。制御回路13止と書込みパルスの停止を行う。
これにより、アドレスカウンタ12は最後に書込んだア
ドレスの次を指して停止する。このアドレスカウンタ1
2は、オーバーフローしても再度アドレス0からカウン
トアツプするので、停止時に示すアドレスは、信号記憶
回路11に記憶されている最も古いデータのアドレスを
示している。
ドレスの次を指して停止する。このアドレスカウンタ1
2は、オーバーフローしても再度アドレス0からカウン
トアツプするので、停止時に示すアドレスは、信号記憶
回路11に記憶されている最も古いデータのアドレスを
示している。
以上の記憶動作は、複数ユニットにトレース回路を分散
した場合でも、各トレース回路は同様の動作により、各
ユニットごとの信号変化を記録する。この様子を第7図
に示す。各信号記憶回路11は同時に信号の論理状態を
記録しており、第6図中クロックC5からC6の間で到
来したトリガ信号により、データD5を記録した時点で
すべての記録を停止する。これにより、入力信号を分散
して記録していだにもかかわらず、記録停止時には、全
入力信号の相対的時間関係は、I・リガの時刻を基準に
正しく位置づけられる。
した場合でも、各トレース回路は同様の動作により、各
ユニットごとの信号変化を記録する。この様子を第7図
に示す。各信号記憶回路11は同時に信号の論理状態を
記録しており、第6図中クロックC5からC6の間で到
来したトリガ信号により、データD5を記録した時点で
すべての記録を停止する。これにより、入力信号を分散
して記録していだにもかかわらず、記録停止時には、全
入力信号の相対的時間関係は、I・リガの時刻を基準に
正しく位置づけられる。
従来のトレース制御方式は以上のようになされていたた
め、トリガ事象発生前に大きな繰返し処理があると、こ
の繰返し処理以前の有効なデータが失われてしまった。
め、トリガ事象発生前に大きな繰返し処理があると、こ
の繰返し処理以前の有効なデータが失われてしまった。
又、トリガ事象が発生しないままに一定の処理が終了し
た場合には、観測データはなにも残らないという問題点
があった。
た場合には、観測データはなにも残らないという問題点
があった。
さらに、全トレース回路を同時に停止させるため、同一
のトリガ信号を全トレース回路に供給せねばならず、各
ユニットのインターフェース信号の増加の原因となって
いた。
のトリガ信号を全トレース回路に供給せねばならず、各
ユニットのインターフェース信号の増加の原因となって
いた。
この発明は上記のような問題点を解消するために、少な
い記憶回路で効率よく必要データを記録できるとともに
、少ないインターフェース信号数で、各トレース回路の
トリガ時刻を関係づけられるトレース制御方式を得るこ
とを目的とする。
い記憶回路で効率よく必要データを記録できるとともに
、少ないインターフェース信号数で、各トレース回路の
トリガ時刻を関係づけられるトレース制御方式を得るこ
とを目的とする。
C問題点を解決するための手段〕
この発明によるトレース制御方式は、各データ処理部に
それぞれ独立に設けられたトリガ条件選択回路15と、
トリガ条件選択回路15から発生するトリガ信号の発生
時刻を計測する計時回路9と、トリガ信号を発生させた
トリガ条件選択回路15としてのトリガ源及び上記計時
回路9で計測したトリガ信号の発生時刻を記録するトリ
ガ情報記憶回路8とを設け、トリガ条件選択回路15か
ら各々独立に出力されるトリガ信号に基づいて、この時
点の入力信号を信号記憶回路11に記録するとともに、
トリガ信号とトリガ源とをトリガ情報記憶回路8に記録
させることを特徴とするものである。
それぞれ独立に設けられたトリガ条件選択回路15と、
トリガ条件選択回路15から発生するトリガ信号の発生
時刻を計測する計時回路9と、トリガ信号を発生させた
トリガ条件選択回路15としてのトリガ源及び上記計時
回路9で計測したトリガ信号の発生時刻を記録するトリ
ガ情報記憶回路8とを設け、トリガ条件選択回路15か
ら各々独立に出力されるトリガ信号に基づいて、この時
点の入力信号を信号記憶回路11に記録するとともに、
トリガ信号とトリガ源とをトリガ情報記憶回路8に記録
させることを特徴とするものである。
各データ処理部にそれぞれ独立に設けられたI・リガ条
件選択回路15からトリガ信号が発生すると、信号記憶
回路11はトリガ信号が発生した時点の入力信号を記録
する。
件選択回路15からトリガ信号が発生すると、信号記憶
回路11はトリガ信号が発生した時点の入力信号を記録
する。
同時にトリガ信号はトリガ情報記憶回路8に伝えられ、
トリガ情報記憶回路8は計時回路9で計時したトリガ信
号の発生時間とトリガ源とを記録する。
トリガ情報記憶回路8は計時回路9で計時したトリガ信
号の発生時間とトリガ源とを記録する。
以下、この発明の一実施例を図について説明する。第1
図は本発明の一実施例を示す構成図で、図において、l
、2.3は複数のユニットに分散配置したトレース回路
、4は各トレース回路からガ情報記憶回路8への書込み
を制御する記憶回路制御部、6はトリガ情報記憶回路8
ヘデータを書込む際のアドレスを指定するアドレスカウ
ンタ、7は各トレース回路から送出されるトリガ信号を
、トリガ情報記もα回路8への書込みのために−時保時
刻を記録するためのトリガ情報記憶回路、9はトリガ時
刻をカウントするための計時回路である。
図は本発明の一実施例を示す構成図で、図において、l
、2.3は複数のユニットに分散配置したトレース回路
、4は各トレース回路からガ情報記憶回路8への書込み
を制御する記憶回路制御部、6はトリガ情報記憶回路8
ヘデータを書込む際のアドレスを指定するアドレスカウ
ンタ、7は各トレース回路から送出されるトリガ信号を
、トリガ情報記もα回路8への書込みのために−時保時
刻を記録するためのトリガ情報記憶回路、9はトリガ時
刻をカウントするための計時回路である。
又、各トレース回路1.2.3の回路構成については、
第5図に示した従来のトレース回路1と同様である。
第5図に示した従来のトレース回路1と同様である。
次に動作について説明する。第2図は、トレース回路2
での信号記録動作を示したタイミングチャート図である
。信号入力が02.D5及びDOになった時点でトリガ
条件が成立し、信号記憶回路11にD2.D5及びDO
が順に記憶される場合を示している。入力信号D2で発
生したトリガ信号は、トリガ条件選択回路15を通って
トリガバッファ14を1クロツクのみセットする。この
セット信号が制御回路13に人力されると、制御回路1
3は信号記憶回路11へ書込みパルスを送出し、データ
バッファ10にセットされている入力信号D2を信号記
憶回路11のアドレスAOに書込む。書込みが完了する
と、制御回路13はアドレスカウンタ12の値を+1し
て、A1にし、次の書込みに備える。入力信号がD5.
DOの場合は、トリガ条件が2クロツクにわたって連続
に発生した場合である。この場合制御回路13に2クロ
ツクにわたって連続したトリガ信号が人力され、制御回
路13はトリガ信号が落ちるまで、書込みパルスの送出
につづくアドレスカウンタ12の値に+1する一連の動
作を繰返し、つぎつぎと信号の値を信号記憶回路11に
書き込む。一方、トリガバッファL4の出力は、トリガ
出力として第1図に示すOR回路4とトリガバッファ7
へ送出される。以降の時刻の記録とトリガ送出回路の記
録を第3図のタイミングチャート図を用いて説明する。
での信号記録動作を示したタイミングチャート図である
。信号入力が02.D5及びDOになった時点でトリガ
条件が成立し、信号記憶回路11にD2.D5及びDO
が順に記憶される場合を示している。入力信号D2で発
生したトリガ信号は、トリガ条件選択回路15を通って
トリガバッファ14を1クロツクのみセットする。この
セット信号が制御回路13に人力されると、制御回路1
3は信号記憶回路11へ書込みパルスを送出し、データ
バッファ10にセットされている入力信号D2を信号記
憶回路11のアドレスAOに書込む。書込みが完了する
と、制御回路13はアドレスカウンタ12の値を+1し
て、A1にし、次の書込みに備える。入力信号がD5.
DOの場合は、トリガ条件が2クロツクにわたって連続
に発生した場合である。この場合制御回路13に2クロ
ツクにわたって連続したトリガ信号が人力され、制御回
路13はトリガ信号が落ちるまで、書込みパルスの送出
につづくアドレスカウンタ12の値に+1する一連の動
作を繰返し、つぎつぎと信号の値を信号記憶回路11に
書き込む。一方、トリガバッファL4の出力は、トリガ
出力として第1図に示すOR回路4とトリガバッファ7
へ送出される。以降の時刻の記録とトリガ送出回路の記
録を第3図のタイミングチャート図を用いて説明する。
第3図では、クロックC1と06でトレース回路1から
、クロックC3,C6とC7でトレース回路2から、ク
ロックC5でトレース回路3からそれぞれトリガ信号が
送出された場合を示している。各トレース回路からのト
リガ信号はOR回路4で論理和をとり、記憶回路制御部
5へ入力される。記憶回路制御部5は、トリガOR出力
がON状態を示している間、トリガ情報記憶回路8へ書
込みパルスを送出し、書込みが完了した時点でアドレス
カウンタ6の+1を行う制御信号を送出する。第3図で
は、クロックC3で前記トレース回路2のトリガ信号が
到来し、OR回路4の出力が○N状態になる。これによ
って記憶回路制御部5はトリガ情報記憶回路8へ書込み
パルスを送出し、トリガ情報記憶回路8のアドレスA1
に、その時点での時刻T3とトリガバッファ7の内容を
書込む。書込み完了後、記憶回路制御部5はアドレスカ
ウンタ6ヘ力ウントアツプ信号を送出し、アドレスをA
2に進めて次の書込みに備える。時刻T3は常時カウン
ト、アップを続ける計時回路9の出力である。計時回路
9はシステムのクロックと同期しながらも、システムの
クロック停止とは無関係に、トレース動作中常時1づつ
カウントアツプしている。これによって各トレース回路
から送出されるトリガ信号の相対的時間が関係づけられ
る。
、クロックC3,C6とC7でトレース回路2から、ク
ロックC5でトレース回路3からそれぞれトリガ信号が
送出された場合を示している。各トレース回路からのト
リガ信号はOR回路4で論理和をとり、記憶回路制御部
5へ入力される。記憶回路制御部5は、トリガOR出力
がON状態を示している間、トリガ情報記憶回路8へ書
込みパルスを送出し、書込みが完了した時点でアドレス
カウンタ6の+1を行う制御信号を送出する。第3図で
は、クロックC3で前記トレース回路2のトリガ信号が
到来し、OR回路4の出力が○N状態になる。これによ
って記憶回路制御部5はトリガ情報記憶回路8へ書込み
パルスを送出し、トリガ情報記憶回路8のアドレスA1
に、その時点での時刻T3とトリガバッファ7の内容を
書込む。書込み完了後、記憶回路制御部5はアドレスカ
ウンタ6ヘ力ウントアツプ信号を送出し、アドレスをA
2に進めて次の書込みに備える。時刻T3は常時カウン
ト、アップを続ける計時回路9の出力である。計時回路
9はシステムのクロックと同期しながらも、システムの
クロック停止とは無関係に、トレース動作中常時1づつ
カウントアツプしている。これによって各トレース回路
から送出されるトリガ信号の相対的時間が関係づけられ
る。
クロックC5からC7の間はトレース回路3、トレース
回路2及びトレース回路1からのトリガ信号により、O
R回路4の出力が3クロツクにわたってON状態になる
。この場合は、記憶回路制御部5が3クロツクにわたっ
て書込みパルスを出力するとともに、書込み完了タイミ
ングごとにアドレスカウンタ6をカウントアツプし、ト
リガ情報記憶回路8のアドレスA2.A3及びA4に、
時刻T5.T6及びT7と対応する時刻でのトリス回路
のうち任怠の1つ以上の回路で、トリガ条件が発生する
たびに時刻と各トレース回路からのトリガ信号を記憶し
ている。これにより、DOが時刻Tl、D2が時刻T3
.D4が時刻T5.D5が時刻T6及びDOが時刻T7
て記録されたものでありトレース回路1のデータD5と
、トレース回路2のデータD5が同一時刻T6で記録さ
れたものであることがわかる。
回路2及びトレース回路1からのトリガ信号により、O
R回路4の出力が3クロツクにわたってON状態になる
。この場合は、記憶回路制御部5が3クロツクにわたっ
て書込みパルスを出力するとともに、書込み完了タイミ
ングごとにアドレスカウンタ6をカウントアツプし、ト
リガ情報記憶回路8のアドレスA2.A3及びA4に、
時刻T5.T6及びT7と対応する時刻でのトリス回路
のうち任怠の1つ以上の回路で、トリガ条件が発生する
たびに時刻と各トレース回路からのトリガ信号を記憶し
ている。これにより、DOが時刻Tl、D2が時刻T3
.D4が時刻T5.D5が時刻T6及びDOが時刻T7
て記録されたものでありトレース回路1のデータD5と
、トレース回路2のデータD5が同一時刻T6で記録さ
れたものであることがわかる。
以上のように、この発明によれば、各データ処理部にそ
れぞれ独立に設けられたトリガ条件選択回路と、トリガ
条件選択回路から発生するトリガ信号の発生時刻を計測
する計時回路と、トリガ信号を発生させたトリガ条件選
択回路としてのトリガ源及び上記計時回路で計測したト
リガ信号の発生時刻を記録するトリガ情報記憶回路とを
設け、トリガ条件選択回路から各々独立に出力されるト
リガ信号に基づいて、この時点の入力信号を上記信号記
憶回路に記録するとともにトリガ信号とトリガ源とをト
リガ情報記憶回路に記録させるので、各トレース回路内
の高価な記憶回路の容量が少なくてすみ、さらにトリガ
用のインターフェース信号本数を最小におさえる効果が
得られ、不要な繰返しデータの記録をさけられ、期待し
たトレース停止条件が発生しなくてもトレース内容を観
測できる効果が得られる。
れぞれ独立に設けられたトリガ条件選択回路と、トリガ
条件選択回路から発生するトリガ信号の発生時刻を計測
する計時回路と、トリガ信号を発生させたトリガ条件選
択回路としてのトリガ源及び上記計時回路で計測したト
リガ信号の発生時刻を記録するトリガ情報記憶回路とを
設け、トリガ条件選択回路から各々独立に出力されるト
リガ信号に基づいて、この時点の入力信号を上記信号記
憶回路に記録するとともにトリガ信号とトリガ源とをト
リガ情報記憶回路に記録させるので、各トレース回路内
の高価な記憶回路の容量が少なくてすみ、さらにトリガ
用のインターフェース信号本数を最小におさえる効果が
得られ、不要な繰返しデータの記録をさけられ、期待し
たトレース停止条件が発生しなくてもトレース内容を観
測できる効果が得られる。
第1図はこの発明の一実施例を示す構成図、第2図は各
トレース回路内での入力信号記録動作を回路の記録内容
の関係を示すメモリマツプ図、第5図は従来のトレース
回路内のブロック図、第6図は従来のトレース制御方式
での動作を示すタイミングチャート図、第7図は従来の
トレース制御方式での各トレース回路の記録内容の関係
を示すメモリマツプ図である。 1.2.3・・・トレース回路、4・・・OR回路、5
・・・記憶回路制御部、6・・・アドレスカウンタ、7
・・・トリガバッファ、8・・・トリガ情報記憶回路、
9・・・計時回路、11・・・信号記憶回路、15・・
・トリガ条件選択回路。
トレース回路内での入力信号記録動作を回路の記録内容
の関係を示すメモリマツプ図、第5図は従来のトレース
回路内のブロック図、第6図は従来のトレース制御方式
での動作を示すタイミングチャート図、第7図は従来の
トレース制御方式での各トレース回路の記録内容の関係
を示すメモリマツプ図である。 1.2.3・・・トレース回路、4・・・OR回路、5
・・・記憶回路制御部、6・・・アドレスカウンタ、7
・・・トリガバッファ、8・・・トリガ情報記憶回路、
9・・・計時回路、11・・・信号記憶回路、15・・
・トリガ条件選択回路。
Claims (1)
- 複数の信号を入力し、これらの信号の経時変化を信号記
憶回路で記録するトレース回路を複数のデータ処理部に
分散して配置し、トリガ条件によって発生したトリガ信
号に基づいて上記信号記憶回路の制御を行うトレース制
御方式において、各データ処理部にそれぞれ独立に設け
られたトリガ条件選択回路と、トリガ条件選択回路から
発生するトリガ信号の発生時刻を計測する計時回路と、
トリガ信号を発生させたトリガ条件選択回路としてのト
リガ源及び上記計時回路で計測したトリガ信号の発生時
刻を記録するトリガ情報記憶回路とを設け、トリガ条件
選択回路から各々独立に出力されるトリガ信号に基づい
て、この時点の入力信号を上記信号記憶回路に記録する
とともにトリガ信号とトリガ源とをトリガ情報記憶回路
に記録させることを特徴とするトレース制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61224381A JPS6379145A (ja) | 1986-09-22 | 1986-09-22 | トレ−ス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61224381A JPS6379145A (ja) | 1986-09-22 | 1986-09-22 | トレ−ス制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6379145A true JPS6379145A (ja) | 1988-04-09 |
Family
ID=16812858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61224381A Pending JPS6379145A (ja) | 1986-09-22 | 1986-09-22 | トレ−ス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6379145A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02275541A (ja) * | 1989-04-17 | 1990-11-09 | Fujitsu Ltd | トレース情報の管理方式 |
-
1986
- 1986-09-22 JP JP61224381A patent/JPS6379145A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02275541A (ja) * | 1989-04-17 | 1990-11-09 | Fujitsu Ltd | トレース情報の管理方式 |
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