JPS6379145A - トレ−ス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ処理装置の信号変化を記録するトレ
ース制御方式に関するものである。

〔従来の技術〕

第５図は、従来データ処理装置に組込まれていたトレー
スのブロック図である。図において、１０は観測する入
力信号を一時保持するためのう書込みを停止させるトリ
ガ信号を選択する選択回供給するアドレスカウンタ、１
３は前記アドレスカウンタのアドレス増加、停止の制御
及び信号記・１０回路の書込み制御等を行う制御回路で
ある。

また、データ処理装置の規模が大きい場合では、前記ト
レース回路を複数ユニットに分散して設置することもあ
る。

次に、第６図に示すタイミングチャート図を用いて動作
を説明する。

するように変化しており、信号記１０回路１１へはアド
レスＡＯ１Ａ１、・・・と、順に入力信号の論理状態が
記録されている。そこへ、トリガ条件選択回路１５によ
り選択されたトリガ信号が人力されると、トリガバッフ
ァ１４でタイミングを調整したのち制御回路１３に入力
される。制御回路１３止と書込みパルスの停止を行う。

これにより、アドレスカウンタ１２は最後に書込んだア
ドレスの次を指して停止する。このアドレスカウンタ１
２は、オーバーフローしても再度アドレス０からカウン
トアツプするので、停止時に示すアドレスは、信号記憶
回路１１に記憶されている最も古いデータのアドレスを
示している。

以上の記憶動作は、複数ユニットにトレース回路を分散
した場合でも、各トレース回路は同様の動作により、各
ユニットごとの信号変化を記録する。この様子を第７図
に示す。各信号記憶回路１１は同時に信号の論理状態を
記録しており、第６図中クロックＣ５からＣ６の間で到
来したトリガ信号により、データＤ５を記録した時点で
すべての記録を停止する。これにより、入力信号を分散
して記録していだにもかかわらず、記録停止時には、全
入力信号の相対的時間関係は、Ｉ・リガの時刻を基準に
正しく位置づけられる。

〔発明が解決しようとする問題点〕

従来のトレース制御方式は以上のようになされていたた
め、トリガ事象発生前に大きな繰返し処理があると、こ
の繰返し処理以前の有効なデータが失われてしまった。

又、トリガ事象が発生しないままに一定の処理が終了し
た場合には、観測データはなにも残らないという問題点
があった。

さらに、全トレース回路を同時に停止させるため、同一
のトリガ信号を全トレース回路に供給せねばならず、各
ユニットのインターフェース信号の増加の原因となって
いた。

この発明は上記のような問題点を解消するために、少な
い記憶回路で効率よく必要データを記録できるとともに
、少ないインターフェース信号数で、各トレース回路の
トリガ時刻を関係づけられるトレース制御方式を得るこ
とを目的とする。

Ｃ問題点を解決するための手段〕 この発明によるトレース制御方式は、各データ処理部に
それぞれ独立に設けられたトリガ条件選択回路１５と、
トリガ条件選択回路１５から発生するトリガ信号の発生
時刻を計測する計時回路９と、トリガ信号を発生させた
トリガ条件選択回路１５としてのトリガ源及び上記計時
回路９で計測したトリガ信号の発生時刻を記録するトリ
ガ情報記憶回路８とを設け、トリガ条件選択回路１５か
ら各々独立に出力されるトリガ信号に基づいて、この時
点の入力信号を信号記憶回路１１に記録するとともに、
トリガ信号とトリガ源とをトリガ情報記憶回路８に記録
させることを特徴とするものである。

〔作用〕

各データ処理部にそれぞれ独立に設けられたＩ・リガ条
件選択回路１５からトリガ信号が発生すると、信号記憶
回路１１はトリガ信号が発生した時点の入力信号を記録
する。

同時にトリガ信号はトリガ情報記憶回路８に伝えられ、
トリガ情報記憶回路８は計時回路９で計時したトリガ信
号の発生時間とトリガ源とを記録する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例を示す構成図で、図において、ｌ
、２．３は複数のユニットに分散配置したトレース回路
、４は各トレース回路からガ情報記憶回路８への書込み
を制御する記憶回路制御部、６はトリガ情報記憶回路８
ヘデータを書込む際のアドレスを指定するアドレスカウ
ンタ、７は各トレース回路から送出されるトリガ信号を
、トリガ情報記もα回路８への書込みのために−時保時
刻を記録するためのトリガ情報記憶回路、９はトリガ時
刻をカウントするための計時回路である。

又、各トレース回路１．２．３の回路構成については、
第５図に示した従来のトレース回路１と同様である。

次に動作について説明する。第２図は、トレース回路２
での信号記録動作を示したタイミングチャート図である
。信号入力が０２．Ｄ５及びＤＯになった時点でトリガ
条件が成立し、信号記憶回路１１にＤ２．Ｄ５及びＤＯ
が順に記憶される場合を示している。入力信号Ｄ２で発
生したトリガ信号は、トリガ条件選択回路１５を通って
トリガバッファ１４を１クロツクのみセットする。この
セット信号が制御回路１３に人力されると、制御回路１
３は信号記憶回路１１へ書込みパルスを送出し、データ
バッファ１０にセットされている入力信号Ｄ２を信号記
憶回路１１のアドレスＡＯに書込む。書込みが完了する
と、制御回路１３はアドレスカウンタ１２の値を＋１し
て、Ａ１にし、次の書込みに備える。入力信号がＤ５．
ＤＯの場合は、トリガ条件が２クロツクにわたって連続
に発生した場合である。この場合制御回路１３に２クロ
ツクにわたって連続したトリガ信号が人力され、制御回
路１３はトリガ信号が落ちるまで、書込みパルスの送出
につづくアドレスカウンタ１２の値に＋１する一連の動
作を繰返し、つぎつぎと信号の値を信号記憶回路１１に
書き込む。一方、トリガバッファＬ４の出力は、トリガ
出力として第１図に示すＯＲ回路４とトリガバッファ７
へ送出される。以降の時刻の記録とトリガ送出回路の記
録を第３図のタイミングチャート図を用いて説明する。

第３図では、クロックＣ１と０６でトレース回路１から
、クロックＣ３，Ｃ６とＣ７でトレース回路２から、ク
ロックＣ５でトレース回路３からそれぞれトリガ信号が
送出された場合を示している。各トレース回路からのト
リガ信号はＯＲ回路４で論理和をとり、記憶回路制御部
５へ入力される。記憶回路制御部５は、トリガＯＲ出力
がＯＮ状態を示している間、トリガ情報記憶回路８へ書
込みパルスを送出し、書込みが完了した時点でアドレス
カウンタ６の＋１を行う制御信号を送出する。第３図で
は、クロックＣ３で前記トレース回路２のトリガ信号が
到来し、ＯＲ回路４の出力が○Ｎ状態になる。これによ
って記憶回路制御部５はトリガ情報記憶回路８へ書込み
パルスを送出し、トリガ情報記憶回路８のアドレスＡ１
に、その時点での時刻Ｔ３とトリガバッファ７の内容を
書込む。書込み完了後、記憶回路制御部５はアドレスカ
ウンタ６ヘ力ウントアツプ信号を送出し、アドレスをＡ
２に進めて次の書込みに備える。時刻Ｔ３は常時カウン
ト、アップを続ける計時回路９の出力である。計時回路
９はシステムのクロックと同期しながらも、システムの
クロック停止とは無関係に、トレース動作中常時１づつ
カウントアツプしている。これによって各トレース回路
から送出されるトリガ信号の相対的時間が関係づけられ
る。

クロックＣ５からＣ７の間はトレース回路３、トレース
回路２及びトレース回路１からのトリガ信号により、Ｏ
Ｒ回路４の出力が３クロツクにわたってＯＮ状態になる
。この場合は、記憶回路制御部５が３クロツクにわたっ
て書込みパルスを出力するとともに、書込み完了タイミ
ングごとにアドレスカウンタ６をカウントアツプし、ト
リガ情報記憶回路８のアドレスＡ２．Ａ３及びＡ４に、
時刻Ｔ５．Ｔ６及びＴ７と対応する時刻でのトリス回路
のうち任怠の１つ以上の回路で、トリガ条件が発生する
たびに時刻と各トレース回路からのトリガ信号を記憶し
ている。これにより、ＤＯが時刻Ｔｌ、Ｄ２が時刻Ｔ３
．Ｄ４が時刻Ｔ５．Ｄ５が時刻Ｔ６及びＤＯが時刻Ｔ７
て記録されたものでありトレース回路１のデータＤ５と
、トレース回路２のデータＤ５が同一時刻Ｔ６で記録さ
れたものであることがわかる。

〔発明の効果〕

以上のように、この発明によれば、各データ処理部にそ
れぞれ独立に設けられたトリガ条件選択回路と、トリガ
条件選択回路から発生するトリガ信号の発生時刻を計測
する計時回路と、トリガ信号を発生させたトリガ条件選
択回路としてのトリガ源及び上記計時回路で計測したト
リガ信号の発生時刻を記録するトリガ情報記憶回路とを
設け、トリガ条件選択回路から各々独立に出力されるト
リガ信号に基づいて、この時点の入力信号を上記信号記
憶回路に記録するとともにトリガ信号とトリガ源とをト
リガ情報記憶回路に記録させるので、各トレース回路内
の高価な記憶回路の容量が少なくてすみ、さらにトリガ
用のインターフェース信号本数を最小におさえる効果が
得られ、不要な繰返しデータの記録をさけられ、期待し
たトレース停止条件が発生しなくてもトレース内容を観
測できる効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図は各
トレース回路内での入力信号記録動作を回路の記録内容
の関係を示すメモリマツプ図、第５図は従来のトレース
回路内のブロック図、第６図は従来のトレース制御方式
での動作を示すタイミングチャート図、第７図は従来の
トレース制御方式での各トレース回路の記録内容の関係
を示すメモリマツプ図である。 １．２．３・・・トレース回路、４・・・ＯＲ回路、５
・・・記憶回路制御部、６・・・アドレスカウンタ、７
・・・トリガバッファ、８・・・トリガ情報記憶回路、
９・・・計時回路、１１・・・信号記憶回路、１５・・
・トリガ条件選択回路。

Claims (1)

【特許請求の範囲】
1. 複数の信号を入力し、これらの信号の経時変化を信号記
   憶回路で記録するトレース回路を複数のデータ処理部に
   分散して配置し、トリガ条件によって発生したトリガ信
   号に基づいて上記信号記憶回路の制御を行うトレース制
   御方式において、各データ処理部にそれぞれ独立に設け
   られたトリガ条件選択回路と、トリガ条件選択回路から
   発生するトリガ信号の発生時刻を計測する計時回路と、
   トリガ信号を発生させたトリガ条件選択回路としてのト
   リガ源及び上記計時回路で計測したトリガ信号の発生時
   刻を記録するトリガ情報記憶回路とを設け、トリガ条件
   選択回路から各々独立に出力されるトリガ信号に基づい
   て、この時点の入力信号を上記信号記憶回路に記録する
   とともにトリガ信号とトリガ源とをトリガ情報記憶回路
   に記録させることを特徴とするトレース制御方式。